【技術分類】
３−７−１ バス・インターフェースその他
【技術名称】
IICマスタ・インターフェース
【技術内容】
（１）特徴
| ○ | 最高50MHz以上のシステム・クロックをサポート |
| ○ | 最高400kHzのIIC（Inter Integrated Circuit）ファースト・モードをサポート |
| ○ | データ・バーストをリード／ライト |
| ○ | 専用のレジスタ・アドレスに対するIICリード／ライト・アクセスアクセスのための特別なモードをサポート |
| ○ | IICバスのスパイクをフィルタリング |
| ○ | ウエイト・ステートの生成 |
| ○ | 完全に同期した設計 |
（２）機能説明
IICマスタ・インターフェース・メガファンクションは、ホストCPUとIICバスをインターフェースする。このメガファンクションは、本質的にパラレル-シリアル／シリアル-パラレル変換器であり、ホストCPUのパラレル・データをIICバス、visa
versaを通して転送するためのシリアル・フォーマットに変換する。このように、ホストCPUはこのメガファンクションを通して、同じIICバス上で他の装置を制御することができる。IICマスタ・インターフェース・メガファンクションはまた、すべてのインターフェース・タイミング、データ構造、エラー処理を担当する。
図1に、機能ブロック図を示す。また、表1に、このIPを使用した際の性能の一例を示す。
【図】
図1 機能ブロック図
出典：プロバイダ：Sciworx. IP名：「IIC Master Interface」、図：「Figure
1. Block Diagram」、媒体：online、アルテラ社IPメガストアよりIIC Master
Interface、[検索日：01/11/20]（http://www.altera.com/products/ip/ampp/sciworx/m-sic-iic-mast.html)
【表】
表1 素子使用例
|
デバイス |
速度 |
使用 |
性能 |
|
|
ロジック・セル |
EABs2 |
|||
|
EPF10K101 |
-4, -3 |
309 |
0 |
28, 34 MHz |
|
EPF10K10A1 |
-3, -2, -1 |
313 |
0 |
29, 39, 47 MHz |
|
EPF10K30E1 |
-1 |
313 |
0 |
53 MHz |
|
EPF10K50E1 |
-3, -2, -1 |
313 |
0 |
31, 40, 49 MHz |
|
EPF10K100B1 |
-2, -1 |
313 |
0 |
40, 55 MHz |
|
EPF10K100E1 |
-1 |
313 |
0 |
41 MHz |
注）1：アルテラ社の製品名。
2：エンベッデッド・アレイ・ブロック（Embedded array blocks）
出典：プロバイダ：Sciworx. IP名：「IIC Master Interface」、表：「Table
1. Typical Device Utilization for the Megafunction」、媒体：online、アルテラ社IPメガストアよりIIC
Master Interface、[検索日：01/11/20]（http://www.altera.com/products/ip/ampp/sciworx/m-sic-iic-mast.html)
【応用分野】
コンピュータ機器のIICバス・インターフェース
【出典／参考資料】
出典：プロバイダ：Sciworx. IP名：「IIC Master Interface」、媒体：online、アルテラ社IPメガストアよりIIC
Master Interface、[検索日：2001年11月20日]（http://www.altera.com/products/ip/ampp/sciworx/m-sic-iic-mast.html)