【技術分類】
７−２−11 整数演算器その他
【技術名称】
積分器
【技術内容】
（１）特徴
| ○ | 掛算器を使用しない応答演算 |
| ○ | フラクショナル2進補数データフｫーマット |
| ○ | 入力データ幅：2〜32 bit |
| ○ | 出力データ幅：2〜64 bit |
| ○ | シングル遅延フｨードバック |
| ○ | レジスタ処理出力 |
| ○ | 内部レジスタ用クロックイネーブル（CE） |
| ○ | 並列MACまたはNCOを構成するための汎用パラメータ付アキュムレータとして使用可能 |
| ○ | 高速用のFast Carryロジックを使用 |
| ○ | RPMマッピングおよびレイアウト技術によって保証された高機能 |
（２）機能説明
理想的な積分器の伝達関数は Hl(z)=1/(1―Z-1) （ただしf＝0でポール有り）
である。積分器のインパルス応答はステップ関数となり、ステップ関数（DC入力）に対する応答波形は線形の傾斜波形となる、その波形のスロープはステップの大きさに比例する。この積分器はオーバフローの影響を受け易いので、アキュムレータレジスタのワード幅を十分広く取っておかなければならない。
積分器はある段の出力と次段の入力を単純に接続してカスケード接続される。データの中間スケーリングと切捨はオーバフローの問題を緩和することが出来る。
高次の掛算器を使用しないデｨシメーションおよびインタポレーションフｨルタは理想的な積分器と櫛形フｨルタをカスケード接続することによって実現出来る。アキュムレータレジスタを周期的にクリヤすることによって、"積分およびダンプ"を行うことによりアキュムレータを実現出来る。
本デｨバイスは、ローパスフｨルタまたはアベレージングフｨルタとして、ポリフェーズフｨルタの出力段として、あるいは1個の掛け算器と接続して最小のFIRフｨルタとして動作する。
図1にピンアウトの図と、表1にコア信号ピン配置の説明を示す。
【図】
図1 ピンアウトの図
出典：プロバイダ：Xilinx Inc. IP名：「Integrator」、図：「Figure 1: Block
Diagram」、媒体：online、ザイリンクス社IPセンタスマートサーチよりIntegrator、[検索日：01/11/9]
（http://www.xilinx.com/ipcenter/catalog/search/logicore/integrator.htm)
【表】
表1 コア信号ピン配置
|
Signal |
Signal |
Description |
|
B[n:0] |
Input |
SIGNED INPUT data. |
|
C |
Input |
CLOCK - with the exception of asynchronous control inputs (where applicable), control and data inputs are captured, and new output data formed on rising clock transitions. |
|
CE |
Input |
CLOCK ENABLE- active high signal used to enable the transfer of data from the adder or the B input to the output registers. |
|
L |
Input |
LOAD- active high signal bypasses the adder and directly loads the B data into the output register. |
|
S[m:0] |
Output |
INTEGRATOR OUTPUT. |
出典：プロバイダ：Xilinx Inc. IP名：「Integrator」、表：「Table 1: Core
Signal Pinout」、媒体：online、ザイリンクス社IPセンタスマートサーチよりIntegrator、[検索日：01/11/9]
（http://www.xilinx.com/ipcenter/catalog/search/logicore/integrator.htm)
【応用分野】
積分処理
【出典／参考資料】
出典：プロバイダ：Xilinx Inc. IP名：「Integrator」、媒体：online、ザイリンクス社IPセンタスマートサーチよりIntegrator、[検索日：2001年11月9日]
（http://www.xilinx.com/ipcenter/catalog/search/logicore/integrator.htm)