Lsi_Test収集技術内容

ＬＳＩのテストのためのＬＳＩ内部回路

収集技術範囲と技術のバックグラウンド

1. 収集した技術の範囲

　1.1　ＬＳＩテスト技術とテスト用内部回路の位置づけ

　ＬＳＩのテストは製造したＬＳＩが正常に動作することを確認するために行う。ＬＳＩの動作が正常か否かは入力列に対する出力列で判断される。ここで入力列、出力列はＬＳＩの各入力あるいは各出力の信号（０、１、不定）の組の時間的な推移である。ＬＳＩの内部回路には、入力信号の組み合わせにより一義的に出力が決まるランダムロジックと、出力が入力信号に一義的に決まらず、信号が入力される前の回路の状態によっても出力が変わる順序回路とがある。ランダムロジックと比較して順序回路では、回路のすべての状態をテストするための入力信号列は大きくなる。

　ＬＳＩの故障の原因はトランジスタの不良、配線の断線、短絡など多くの原因がありその影響も異なるが、多くのＬＳＩテストは回路ロジックの特定場所が１または０に固定されてしまう縮退故障（stuck-at fault）と言う故障モードを前提としている。この故障を検出するためのテストパターンは、回路のすべての状態を再現する場合と比べて大幅に小さくすることが出来る。また、ランダムロジックの場合テストパターンを自動的に生成するアルゴリズムが開発されている。

　半導体技術は、止まるところ無く進展しており、一つのＩＣに搭載されるトランジタ数は18ヶ月ごとに倍増してきている（Ｍｏｏｒｅの法則と言われている）。一つのＩＣに搭載されるトランジスタ数の増大は、ＬＳＩの回路規模の増加を意味している。例えば、Ｉｎｔｅｌ４８６(TM)は125万個のトランジスタを搭載していたが、Pentium(R)Proプロセッサは600万個、Pentium(R)２プロセッサは750万個、Pentium(R)３プロセッサは2800万個のトランジスタを搭載している。

　テストパターンの長さは、回路規模が大きくなると指数関数的に増大する。したがって、規模が大きい、あるいは多くの順序回路を含むＬＳＩでは、通常の入出力ピンを通してのテストではテストパターンが実用上耐えられない程度に増加する。また、このような回路のテストパターンを手動で生成することも実質的には不可能である。

　このように回路規模の増加と回路の複雑化により起こるテストの困難さとテストコストの増加を回避するために、ＬＳＩ回路設計時に付加的な回路を付け加え、テストを容易化するための手法が数多く提案されている。

　これらのテスト容易化手法を適用するためには、そのテスト手法に応じて、テスト容易化のためにＬＳＩの内部に回路を付加するとともに、付加したテスト回路が適正に動作することを確認し、製造したＬＳＩのテストパターンを生成する必要がある。これらは、ＣＡＤと総称されるＬＳＩ設計ツールにより実現される。すなわち、テスト手法を実際のＬＳＩ設計に実用するためにはそれぞれのテスト手法に対応したＣＡＤの助けが必要である（図1.1－１）。

図1.1－１　テスト手法はテスト方式とテスト回路で説明出来るが実用のためにはＣＡＤが必要

　テスト容易化手法を適用するためにはテスト回路を付加しなければならない。テスト回路の付加によりＬＳＩの面積（コスト）の増加に加えて動作速度が低下する可能性がある。設計者はこのマイナス要因とテストコストの低下とのバランスを考えながら設計することになるが、この際テスト回路の最適化が重要になる。回路の最適化はテスト方式の選択と並んで重要であるが、最適化の大部分はＣＡＤにより実現される。

　本標準技術集では、テスト容易化のためのＬＳＩ内部回路を収録した。内部回路はテスト方式と密接に関係するため、テストのための回路構成、あるいは関連するテスト原理について収録したが、ＣＡＤにかかわる技術は対象外としている。

1.2 技術の範囲

　ＬＳＩのテストを容易化する技術の中でテスト容易化のためにＬＳＩ回路に付加されるテスト用回路を対象とする。

　テスト容易化技術は、ＬＳＩの規模と複雑化の進展に伴い進歩してきたが、これらは専ら同期型のディジタル回路を中心に発達してきた。製造工程で起こりうるＬＳＩの故障の原因は、シリコンウエハ中の欠陥、ゲート酸化膜の損傷、コンタクト不良、配線の断線あるいは短絡などであるがこれらにより引き起こされる故障は必ずしも一様に扱えない。しかし、ＬＳＩの故障シミュレーションとテストにおいては、特定の観測点が０あるいは１レベルに固定される縮退故障を仮定して行う縮退故障モデルを適用するのが一般的であり、また、実用的に十分であると認識され、上記テスト容易化技術もこのような縮退故障モデルに基づいているものが大多数である。

　　本標準技術集で収集する技術の範囲は、

　（１）同期型ディジタルＬＳＩのテスト容易化を実現するための付加回路および

　（２）基板の回路とこれに搭載した個々のＬＳＩをテストするためにＬＳＩに追加して搭載される付加回路　　　　（IEEE1149.1；ＪＴＡＧ）

を対象とする。

　電流テスト（ＩＤＤＱテストなど）のような特殊なテスト方式、アナログ回路（およびアナログを含む回路）のテスト用回路および非同期型ディジタル回路用のテスト回路は今回の調査の範囲に加えない。

　収集する技術を３階層に体系化する。第１階層にテスト方式を、第２階層に目的（課題）、分野を、第３階層に手段（解決方法）を置く。以下においては、まずテスト方式（第１階層）の分類について示し、次にテスト方式ごとに第２階層の分類を示して技術内容を概説する。

2. テスト方式（第１階層）の分類

　ＬＳＩのテストは対象とする回路の入力にテストパターンを入力し、テスト回路からの出力が正常なパターンと一致するか否かにより判断される。すなわちテストを構成する要素はＴＰＧ、ＣＵＴ、ＯＲＡである（図２－１）。ＴＰＧおよびＯＲＡは、通常テスタが持つ機能であるが、この機能の一部または全部をＬＳＩ自身に持たせることが出来る。これは、後述するＢＩＳＴ（Built-In Self Test）である。

図２－１　ＬＳＩテストの手順

　テスト方式は、テスト方式として特徴あるものおよびテスト対象とする回路に特徴のあるものに注目して以下のような６分類とした。

表２－１　第１階層（テスト方式）による分類

No．	テスト方式	内容
１	スキャンテスト	フリップフロップをスキャン用に変更し順序回路のテスト容易化を実現する。
２	バウンダリ・スキャン	基板上の回路と搭載ＬＳＩを独立にテストするための方式。標準化されている技術とこの技術を利用したテスト方式。
３	コアテスト	ＳＯＣ（System On a Chip）に使用されるメモリ、プロセッサ等のコアのテストに使う方式。内部回路を分割してテストする方式を含む。個別のコアのテスト技術は含めない。
４	ロジックＢＩＳＴ	ロジック回路のＢＩＳＴで一般的に適用される方式。メモリは５に、プロセッサ、ＰＬＡなどの特定回路向けのテスト方式は６に分類する。
５	メモリＢＩＳＴ	単体のメモリおよびコアとして搭載されるメモリアレイのテスト方式。コアメモリへテスト時にアクセスする方式
６	特定ＬＳＩ・回路	ＰＬＤ、ＰＬＡなど回路に規則性がある、あるいは汎用のテスト方式の適用が困難なプロセッサなど特定の回路をテストするための方式

１　スキャンテスト

　ランダムロジックについては縮退故障を仮定したテストパターンを自動的に生成することが出来る。このため、順序回路をテスト時にランダムロジックとして取り扱うための工夫が検討され、いわゆるスキャンテスト法と呼ばれるテスト容易化手法が開発された。これは順序回路に使用されるフリップフロップの入出力を直接制御出来る形に置き換えるとともに、これらのフリップフロップを直列に接続して各フリップフロップのセット値を外部から順次送り込み（スキャン）所望の値とする方法である。フリップフロップを外部からセットすることによりテストパターンを自動的に発生することが出来る。

２　バウンダリ・スキャン

　バウンダリ・スキャン法はボード上に配置されたＬＳＩを個別にテストするための手法で、ＪＴＡＧ（Joint Test Action Group）で検討されIEEE1149.1として標準化されている。バウンダリ・スキャン法を適用するためには、ＬＳＩ内部回路を変更して、ボード上に多数存在するＬＳＩを個別に指定し、その入出力ピンの値を任意に設定し、あるいは読み出す機能を付加する必要がある。ＬＳＩの出荷時に行われるテストに直接用いられるものでは無いが、ＬＳＩ内部に搭載されるテスト用回路であるので収録範囲に加えた。

３　コアテスト

　半導体プロセスの微細化に伴いＬＳＩも大規模化、高速化が進んでいる。ロジックＬＳＩの市場は、急速に拡大しているＩＴ市場であり、製品サイクルも短い。したがってＬＳＩ開発現場では、より大規模で多機能なＬＳＩをより短期間で設計する必要に迫られている。このような環境の中で、大規模ＬＳＩを短期間で開発するための切り札としてプロセッサ、画像処理、通信などの機能ブロックをコアとして再利用する技術が注目されている。再利用するコアとして自社製品のみならず他社製品を積極的に利用することにより高機能ＬＳＩを短期間に開発し、市場で優位に立つことが出来ると認識されており、機能コアを知的生産物、ＩＰとして流通させるための活動が進んでいる。

　自社、あるいは他社で開発された機能コアを取り入れて一つのシステムＬＳＩ（ＳＯＣ－System On a Chip－と呼ばれている）として開発するためには設計情報とともにテスト情報が移転されるがこのテスト情報はそのコアのみに有効な情報である。出来るだけ設計負荷を減らすためには、ＬＳＩ全体としてでは無く個々のコアを単独でテストする仕組みを作って置く必要がある。システムＬＳＩのアーキテクチャ、ＬＳＩ内に含まれている機能などに応じ考案されている種々のテスト回路方式をコアテストとして収録した。

４　ロジックＢＩＳＴ

　大規模化したＬＳＩは入出力ピン数が多く、加えて実動作時と同様の高速テストを行うためには高価なテスタが必要となる。このような問題を解決する手段の一つとしてＢＩＳＴ（Built-In Self Test）が提案された。ＢＩＳＴは一般的にテスト回路ＣＵＴ（Circuit Under Test）に対してテストパターンを発生する回路ＴＰＧ（Test Pattern Generator）とその出力を解析するＯＲＡ（Output Response Analysis）回路を付加することにより実現される（図２－１）。ロジックＬＳＩのＢＩＳＴ（ロジックＢＩＳＴ）ではスキャン回路を挿入して回路をランダムロジックとして取り扱えるように修正するとともに、ＴＰＧとしてＬＦＳＲ（Linear Feedback Shift Registers）による擬似ランダムテストパターン生成を行い、ＯＲＡとしてＭＩＳＲ（Multiple-input Signature Register）を用いて圧縮したテスト結果により故障の有無を判断する方法が用いられている例が多い。

５　メモリＢＩＳＴ

　メモリのテスト内容は比較的単純であるが回路規模が大きく、メモリセル配置パターンに依存する故障があるため単に個々のメモリセルのテストのみならずセルの配置に合わせたパターンでテストする必要がある。また、ロジックＬＳＩの内部に組み込まれるメモリは、専用メモリと比較してその構成、機能が多様である。しかし、メモリ回路は規則性が高いため、テストパターンを規則化しやすい。メモリのテストはこのようなメモリの特徴を反映しているためロジックとは独立してメモリＢＩＳＴとして収録した。

６　特定ＬＳＩ・回路

　ＰＬＤ、あるいはプロセッサなどのＬＳＩあるいは、データパス回路はランダムロジックと比べて規則性が高い、あるいはテストに利用出来る機能が内蔵されているなどの理由によりそれぞれの回路の特徴を利用したテスト方式が採用されている。これらについては特定ＬＳＩ・回路として分類・収録した。

3. 第２階層－目的（課題）－の分類

　テスト容易化のための回路を付加することにより

　（１）テストコストを低減出来るが、一方

　（２）ＬＳＩの面積が増加する

　（３）ＬＳＩの動作速度が低下する

と言う問題が起こる。また、

　（４）テストの品質も必ずしも十分で無い場合がある。

　テスト方式とそのために使用するテスト回路は、このような問題を解決するために工夫され、新しい回路・方式が提案されてきた。第２階層の分類は、目的（あるいは、課題）ごとに整理することを念頭に、個々の回路技術を技術の塊として捉えやすくなるよう設定した。

3.1 スキャンテスト

　スキャンテストの第２階層は以下の６項目に分類した。

表3.1－１　１スキャンテストの第２階層		収録数
1.1	スキャン回路要素	11
1.2	スキャンデザイン	11
1.3	パーシャルスキャン	５
1.4	スキャンテストのための回路修正	４
1.5	スキャン回路を用いたDelay Test	４
1.6	拡張されたスキャンデザイン	２

図3.1－１にＭＵＸ入力ＦＦを用いたスキャンパステスト回路を例示する。

図3.1－１　ＭＵＸ入力ＦＦを用いたスキャンパステスト回路

　図において、スキャンテストでは、テスト時にフリップフロップ（ＦＦ）をチェーン状に接続して、ＦＦの内部状況を直接制御（スキャンイン）／直接観測（スキャンアウト）可能とする。この回路のテスト動作は以下のようになる：

　１．ＳＥ＝１としテストデータをＦＦにセットする（スキャンイン）

　２．ＳＥ＝０としＬＳＩを１クロック動作

　３．ＳＥ＝１としＦＦの値（テスト結果）を出力する（スキャンアウト）

　２の操作で組み合わせ回路をテストする。１から３の操作を繰返して組み合わせ回路の全テストパターンのテストを完了する。

　図3.1－１に示す例は、回路に使われているＦＦがエッジトリガ型の場合に適用され、２相クロック回路には適用出来ない。２相クロック設計の場合に用いられるＬＳＳＤ方式では図とは異なった構成のスキャンＦＦが用いられる。ＦＦの形式とそれを使ったスキャンテスト方式とはＦＦの構成を1.1　スキャン回路要素として、テスト方式を1.2　スキャンデザインとして分類・収録した。

　1.2で取り扱った方法は、元の設計で用いられたすべてのＦＦをスキャンチェーンに組み込むことを前提としていた（フルスキャンデザイン）。このようなフルスキャンデザインを適用する場合、

　（１）ＦＦをスキャンタイプとするための面積の増加、

　（２）スキャンインサイクルの増加によるテスト時間の増大、と

　（３）動作速度の低下

が起こる。

　これらの問題点はスキャンするＦＦを選択し減らすことにより緩和される。このような手法はパーシャルスキャン法と呼ばれている（1.3　パーシャルスキャン）。パーシャルスキャンを効果的に適用するためにはノンスキャンＦＦを含む回路のテストパターン生成が容易でありスキャンデザインに伴う問題が軽減されることが重要である。

　パーシャルスキャンの回路方式はこのような問題の解決を目的としているが、重要な課題の一つであるスキャンチェーンに入れるＦＦの選択方法はＣＡＤにより解決される。ＣＡＤで実現されるＦＦ選択アルゴリズムについてはここでは取り扱わない。

　上述した各種のスキャンテストのパフォーマンスを向上するための工夫は以下の３つの項目に分けて収録した。

1.4　スキャンテストのための回路修正

1.5　スキャン回路を用いたDelay Test

1.6 拡張されたスキャンデザイン

3.2 バウンダリ･スキャン

　バウンダリ･スキャンの第２階層は以下の３項目に分類した。

表3.2－１　2 バウンダリ・スキャンの第２階層		収録数
2.1	基本回路	７
2.2	改良されたＢＳセルと要素回路	９
2.3	バウンダリ・スキャン応用	10

　バウンダリ・スキャンテスト方式は、ＪＴＡＧ（Joint Test Action Group）で検討されIEEE1149.1として標準化されている。バウンダリ・スキャン回路を搭載したＬＳＩにはＴＡＰ（Test Access Port）と呼ばれるバウンダリ･スキャン専用ピンが４本以上用意されている。これらはテストデータ入出力ピン（２本：ＴＤＩ、ＴＤＯ）、テストモードセレクト（ＴＭＳ）およびテストクロック（ＴＣＫ）である（図3.2－１）。この他にオプションでテストリセット（ＴＲＳＴ）ピンが置かれる。

　ＬＳＩのＩ／Ｏピンは、通常のＩ／Ｏバッファに代えてバウンダリ・スキャンセル（バウンダリ・スキャンレジスタとも呼ばれる）に接続されている。バウンダリ・スキャンセルは、外部からの制御信号により通常のＩ／Ｏバッファ機能とシフトレジスタ機能とに切り替えることが出来る。

図3.2－１　バウンダリ・スキャン回路を搭載したＬＳＩ

　バウンダリ・スキャン回路を搭載したＬＳＩは、ボード上で図3.2－２のようにＴＤＩとＴＤＯピンをチェーン状に、ＴＭＳとＴＣＫは並列に接続される。ＴＡＰを通じて制御することにより、基板の配線のテスト、およびＬＳＩ内部回路のテストが可能である。

図3.2－２　基板のバウンダリ・スキャン回路を搭載したＬＳＩの配線

　バウンダリ・スキャンに固有の回路は、ＴＡＰの制御とバウンダリ・スキャンセルにある。とくにバウンダリ・スキャンセルはＬＳＩのＩ／Ｏピンに単純な入力、出力に加えて、入出力機能、３ステートバッファ機能などを持たせる必要があるため多くの工夫がなされている。基本機能を実現するための回路要素を2.1　基本回路に、バウンダリ・スキャンセルを中心とした回路の改良を2.2　改良されたＢＳセルと要素回路に、バウンダリ・スキャン機能を実回路に適用する時の工夫を2.3　バウンダリ・スキャン応用に分類・収録した。

3.3 コアテスト

　集積回路製造技術の微細化に伴いＬＳＩの回路規模が増加し、電子装置システムを単一のチップ上に実現したシステムＬＳＩが実現可能になった。このようなシステムＬＳＩでは、回路を機能ブロックに分割し機能ブロックを組み合わせて一つのＬＳＩを構成する。機能ブロックは、コアとも呼ばれ、メモリ、プロセッサ、画像あるいは音声の圧縮・伸張、通信信号処理など多様である。コアは新たに設計される場合と既に作成したコアを再利用する場合とがある。設計効率を向上させるためにはコアの再利用が重要であり、他社で作成されたコアが知的財産（ＩＰコアあるいは単にＩＰと呼ばれている）として流通する仕組みも整いつつある。

　このように個別のコアには設計資産の一部としてコアのテスト情報も含まれている。種々のコアを一つのＬＳＩに搭載した場合、ＬＳＩ全体としてでは無く個々のコアを単独でテストする仕組みが必要となる。回路のテストでは無くシステムＬＳＩ内のコアを個別にテストするための手法をコアテストとして収集した。

　直接コアのテストが出来るようにするためにＬＳＩ内部を分割する方式として図3.3－１に示す３つの方式がある。

図3.3－１　コアを分割する３つの方式

　これらの分割方式は、必ずしも単独で用いられているわけでは無く、システムＬＳＩのアーキテクチャ、ＬＳＩ内に含まれている機能などに応じて適当に組み合わせられ適用されている。また、コアの再利用、コアをＩＰとして流通させるための基盤としてコアのテスト方式の重要性が認識されIEEE1149.1と類似のラッパー（Wrapper）方式によるテスト方式の標準化がIEEEで検討されている（Ｐ1500）。Ｐ1500検討委員会は、

　（１）コアの提供者からユーザーに提供するテストに関連するすべての情報を表現出来る言語、および

　（２）コアをシステムＬＳＩに容易に取り込め、用途に合わせて改変出来るラッパー（Wrapper）

の標準化を検討している。コア内部のテスト方法を標準化することあるいは、システムＬＳＩのテストの統合化、最適化については検討範囲外である。

　コアテストの第２階層を表3.3－１に示すように５種類に分類した。

表3.3－１　３コアテストの第２階層		収録数
3.1	スキャンによるシステムＬＳＩのテスト	３
3.2	テストバスによるシステムＬＳＩのテスト	６
3.3	マルチプレクサ分割によるシステムＬＳＩのテスト	３
3.4	Wrapperによるコアへのテストアクセス	４
3.5	Wrapper以外の方法によるコアへのテストアクセス	２

　テスト技術はコアを個別にテストするためにコアを分離し個別にアクセスする方法とＬＳＩのテストにおいて個々のコアにテストデータを供給し、テスト結果を評価するための方法とに大別される。後者は図3.3－１に対応していて、これらは3.1　スキャンによるシステムＬＳＩのテスト、3.2　テストバスによるシステムＬＳＩのテスト、3.3　マルチプレクサ分割によるシステムＬＳＩのテストである。コアを分離し個別にアクセスする方法では、ラッパーを用いる方法が多いため、3.4　Wrapperによるコアへのテストアクセスと3.5　Wrapper以外の方法によるコアへのテストアクセスに分けて収録した。

3.4 ロジックＢＩＳＴ

　スキャンテスト設計により、テストパターンの自動生成（ＡＴＰＧ）が可能となり、テスト設計工数の大幅な削減が可能となった。一方、ＬＳＩ規模が拡大するにつれてスキャンチェーンが長くなり、スキャンテストを行うためのテストデータが膨大になると言う問題が発生した。この問題に対して考えられた対応策は、下記のように技術、コスト両面から実現が困難であり他の解決法が必要となった。

表3.4－１　スキャンテストのテストデータ増大に対する対応策とその問題点

対応策	問題点
ＡＴＰＧの高性能化	技術的には飽和状態に
テスタの大容量化	テスタ投資大（コスト）
スキャン本数の増加	ＬＳＩピン数で制約
テスト周波数の増加	テスタ能力、Ｉ／Ｏ部性能制約

　テストを構成する要素はＴＰＧ、ＣＵＴ、ＯＲＡの３つである（図２－１）。ＴＰＧおよびＯＲＡをＬＳＩの内部回路として持つ（Built-In）ことによりＬＳＩ自身でテストする（Self Test）ことが出来る。ロジックＢＩＳＴを適用することにより表3.4－１に示した問題点を回避することが期待され多くの研究がなされてきた。適切なＢＩＳＴ回路を適用することにより

　（１）テストデータ量の大幅な削減が可能である

　（２）多数個のＬＳＩを同時にテスト出来る

　（３）内部でスキャンチェーンを複数持つことが出来、テストも内部クロックで高速に実行可能なためテスト時間を短縮出来る

　（４）実時間テストが出来、観測点を増やすことにより欠陥検出能力を高く出来る

　（５）バーンイン中にＢＩＳＴを実行することによりバーンイン効果を向上出来る

　（６）フィールドでの自己テストが可能になりシステムの信頼性を向上出来る

など多くの利点が期待出来る。

　ロジック回路に適用するためのＢＩＳＴの構成要素はＴＰＧとＯＲＡである。収集した回路は、ＴＰＧ、ＯＲＡおよびこれらの配置および、特定の目的のための回路上の工夫に関するものである。

　ロジックＢＩＳＴの第２階層は以下の12項目に分類した。

表3.4－２　４ロジック　ＢＩＳＴの第２階層		収録数
4.1	Exhaustive/Pseudo Random TPG	10
4.2	Cellular　AutomataによるＴＰＧ	４
4.3	MIXED　MODE　TEST　Pattern および Pseudo Random Patternの改善	９
4.4	ＬＦＳＲ以外の回路要素を用いたＴＰＧ	６
4.5	アウトプットレスポンスアナライザ（ＯＲＡ）	７
4.6	ＢＩＳＴ回路の構成	５
4.7	パラレル　スキャン　ＢＩＳＴ	３
4.8	Circular ＢＩＳＴ	５
4.9	ＢＩＳＴのための回路補正	５
4.10	ＢＩＳＴによるDelay　Test	14
4.11	Concurrent Testing	４
4.12	Low Power BIST Design	５
4.13	BOST	１

　4.1Exhaustive/Pseudo Random TPGではExhaustiveテストパターン生成および、擬似ランダムテストパターン生成回路を示す。

　擬似ランダムパターン生成によく使われるＬＦＳＲはＦＦを直列に接続したシフトレジスタの適当な段から初段にＥＸＯＲを介してリニアにフィードバックをかけた回路で構成される。図3.4－１に示す例では、７種類のパターンが逐次出力され、８サイクル以降はこのパターンが繰返される。被テスト回路（ＣＵＴ）に対しては、Ｙ１～Ｙ３までの信号をパラレルに、あるいはこれらのいずれかからシリアルに信号を取り出し供給する。

　図ではＹ１がフィードバックされているがフィードバックの取り方により出力パターンのサイクルの長さは変わり、Ｎ段のＬＦＳＲでは最大２^Ｎ－１サイクルになる。ＢＩＳＴではこのように最大の長さのシーケンスが得られるＬＦＳＲが使われる。

図3.4－１　３段のＬＦＳＲの例と初期値００１の時の各レジスタの値の変化　　　　

　4.2 Cellular　AutomataによるＴＰＧ　では、Cellular　Automataと呼ばれるＸＯＲ入力を持つＦＦを一定のルールにしたがって接続した回路によるＴＰＧを示す。

　生成したテストパターンの有効性は故障検出率で評価される。擬似ランダムテストパターンを用いてＬＳＩのテストを行う時、テストパターンの数（長さ）と故障検出率との関係は図3.4－２のように最初検出率は急速に向上するが次第に飽和する。多くの場合このような未検出な回路はごく少数の特定のパターンで無ければ検出出来ないような回路であり、これらはランダムパターン抵抗性（ＲＰＲ＝Random Pattern Resistant）欠陥と呼ばれている。このようなＲＰＲ欠陥を検出するためのＴＰＧの工夫を4.3　MIXED　MODE　TEST　Pattern および Pseudo Random Patternの改善に示した。

図3.4－２　テストパターンの数（長さ）と故障検出率との関係

　上記以外の方法によるテストパターンの生成回路を4.4　ＬＦＳＲ以外の回路要素を用いたＴＰＧに示した。

　テストパターンに対するＣＵＴの出力を個別に比較するためには多数のメモリを用意する必要があり現実的で無く、テスト出力を圧縮する方法が取られている。ＢＩＳＴに用いられるＯＲＡとしては、ＬＦＳＲあるいはＭＩＳＲを用いたシグネチャ解析が最も多く用いられている[1]。ＬＦＳＲへの入力は一つであるので、ＣＵＴが複数の出力を持つ場合にはマルチプレクサを介して入力する必要がある。4出力のＣＵＴのシグネチャ解析用ＬＦＳＲの例を図3.4－３に示す。ＦＦの各段にＣＵＴ出力を入力出来るようにしたＭＩＳＲ（Multi-Input Shift Register）の例を図3.4－４に示す。ＬＦＳＲを用いる場合には出力ごとにシグネチャ解析を行うため出力本数倍の時間がかかる。一方、ＭＩＳＲでは入力は同時に行われるため短時間で処理が出来る。

図3.4－３　ＬＦＳＲを用いたシグネチャ解析

図3.4－４　ＭＩＳＲを用いたシグネチャ解析

　シグネチャ解析を中心としたＯＲＡ回路を4.5　アウトプットレスポンスアナライザ（ＯＲＡ）に示す。この中には、テスト中に回路構成を代えることにより同じＬＦＳＲをＴＰＧあるいはＯＲＡとして使う手法（ＢＩＬＢＯ＝Building Block Observer）についても収録した。

　4.6から4.7にはテスト時の回路構成に特徴のあるものを集めた。4.6　ＢＩＳＴ回路の構成には非同期回路など特殊な目的の回路のＢＩＳＴを収録した。ＢＩＳＴを適用する場合、外部にテストピンを出す必要が無いためパラレルスキャン回路を採用しやすい。パラレル　スキャン　ＢＩＳＴを4.7　パラレル　スキャン　ＢＩＳＴに収録した。スキャン回路を並列化して、複数のスキャンチェーンを構成し、これらの各スキャンチェーンの出力をＭＩＳＲの各段の入力とするＳＴＵＭＰＳ（Self-Test Using MISR and Parallel Shift register sequence generator）方式もこの中に収録した。

　4.8　Circular ＢＩＳＴに収録したCircular ＢＩＳＴはＣＳＴＰ（Circular Self Test Path）とも呼ばれている。回路の中から選択されたレジスタ（あるいはＦＦ）はテスト中にはチェーン状に接続される（これがＣＳＴＰである）。テスト開始時に各レジスタは既知の値にセットされ、その後テストが開始される。テスト中には、ＣＳＴＰのレジスタはＬＦＳＲとＭＩＳＲとして作動する。一定のサイクルののち、ＣＳＴＰの値を欠陥の無い場合のパターンと比較してテスト結果を評価する。

　テスト効率あるいは故障検出率を上げるためにＢＩＳＴ回路では無くＣＵＴに付加する回路あるいは回路の変更を4.9　ＢＩＳＴのための回路補正に収録した。

　ＢＩＳＴによるテストパターンの生成タイミングを制御することにより信号遅延テストが可能である。4.10　ＢＩＳＴによるDelay　TestにはこのようなDelay　Testを実現するために回路に加えた工夫を収録した。

　システムに搭載された状態のＬＳＩに故障が無いことをテストする手段はシステムの信頼性を確保する上で重要である。システムが稼動状態（オンライン）でのテストは必然的にＢＩＳＴになる。オンラインＢＩＳＴはコンカレントＢＩＳＴとノン－コンカレントＢＩＳＴとに区分される。後者は、システムがアイドル状態の時に実行されるのに対し、コンカレント・オンラインＢＩＳＴはシステムが正常に稼動している時に並行して実施されるテストである。4.11　Concurrent TestingにはＬＳＩにこのようなコンカレントＢＩＳＴ機能を付加するための回路を収録した。

　ディジタルシステムテスト時の消費電力は、通常の動作時より相当程度高いと言われている。これは

　（１）テストパターンを生成する時、出来るだけ多くのノードをスイッチするように配慮する

　（２）ＬＦＳＲで生成されるテストパターンはランダム性が強く、通常の動作時より素子のスイッチング回数を多くする

　（３）ＢＩＳＴは内部クロックで動作するため高速動作が可能

などの理由によっている。さらに、ＢＩＳＴはオンラインテストにも用いられる可能性があるため、このばあいにはシステムの消費電力が増しバッテリー寿命を縮めることにもつながる。また、ピーク電力が高いＬＳＩの場合には外部の電気回路、パッケージなどのコストの上昇、マイグレーションによるＬＳＩ内部回路の故障確率の増加など多くの問題の原因となるため、テストにおけるＬＳＩ消費電力の低減は重要である。4.12　Low Power BIST Designには、主としてテストパターン生成法を工夫してテスト時の低消費電力化を実現するための回路の工夫を収録した。4.13　BOSTでは、テスタコストの低減手法としてアナログＢＯＳＴを収録した。

3.5 メモリＢＩＳＴ

　汎用メモリのテストは従来専用のメモリテスタで行われてきた。しかし、汎用メモリの規模が大きくなったことにより、従来の専用テスタによるテストでは最適化されたテストパターンでも実用上長すぎるようになってきた。一方、ロジックＬＳＩに搭載するメモリの規模も増大し、自動化されたメモリテスト（メモリＢＩＳＴ）が検討されるようになってきた。

　メモリは図3.5－１に示すような構成を取っている。メモリセルは格子状に配列され個々のセルは格子の行と列（ＸとＹ）を指示することにより選択される。

図3.5－１　メモリコアの構成

　メモリの機能は単純で、０あるいは１を記録し、保持し、読み出すことが出来れば良い。しかし、メモリセルの構成の規則性と、メモリ固有のデータの書き込み・読み出し方法とによりメモリにはロジック回路に無い故障モード、パターン依存性故障、が存在するため、テストすべきパターンは、増加することになる。

　メモリＢＩＳＴの第２階層は以下の４項目に分類した。

表3.5－１　５ Memory ＢＩＳＴの第２階層		収録数
5.1	メモリＢＩＳＴ一般	６
5.2	ＤＲＡＭ用ＢＩＳＴ	５
5.3	ＳＲＡＭ用ＢＩＳＴ	６
5.4	その他のメモリ用ＢＩＳＴ	５

　第２階層の分類は、メモリの種類により分けることとした。5.1　汎用メモリＢＩＳＴには共通的な要素を、メモリ構造が明らかに別れるものについては5.2　ＤＲＡＭ用ＢＩＳＴと5.3　ＳＲＡＭ用ＢＩＳＴに分けた。ＦＩＦＯ、マルチポートＲＡＭなどの特殊な構造のものについては5.4　その他のメモリ用ＢＩＳＴとして分類した。

3.6 特定ＬＳＩ・回路

　プロセッサや、ＰＬＤは、メモリと同様にランダムロジックには無い構造を持っている。これらは、固有のバス構造であり、メモリのセルと比べるとはるかに大規模であるが一定のレイアウトを繰返したものなどである。規則性の高い回路をテストする場合のテストパターンは回路に合わせた特定のパターンが必要になり、ロジックＢＩＳＴで使われる擬似ランダムパターンは有効で無い場合がある。回路の特徴を利用することにより、効率的なテストを行うための工夫は、その回路に合わせて行われている。

　特定ＬＳＩ・回路の第２階層として、表3.6－１に示すように以下の４項目に分類した。

表3.6－１　６特定ＬＳＩ、回路用ＢＩＳＴの第２階層		収録数
6.1	ＰＬＤのテストのためのＢＩＳＴ	６
6.2	データパス回路のためのＢＩＳＴ	９
6.3	プロセッサのTest	８
6.4	ＰＬＡのテスト	７

　6.1　ＰＬＤのテストのためのＢＩＳＴは単体ＬＳＩのテスト回路であり、6.3　プロセッサのTestではマイクロプロセッサ、ＤＳＰなどの単体ＬＳＩおよびコアとしてシステムＬＳＩに搭載されるプロセッサを対象とするテスト回路である。

　6.2　データパス回路のためのＢＩＳＴおよび6.4　ＰＬＡのTestでは回路ブロックを対象とすることになる。