lsi-test-2

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－１　バウンダリ･スキャンマスタの構想

【技術内容】

　バウンダリ･スキャンマスタ（ＢＳＭ）は、テストおよび診断（Ｔ＆Ｄ）プロセサとテスト対象ユニット（ＵＵＴ）のインタフェイスとして用いられる。基本的に２つのクラスの応用が考えられる。

　（１）外部計測器

　図１に示すように、ＢＳＭは計測器の側に組み込まれる。計測器は、シリアル･テストアクセスポート（ＴＡＰ）はあるが、パラレル･シリアル･インタフェイス･デバイスはないＵＵＴに、テストやデバッグに必要なシリアル化テスト刺激と命令を提供できる。対象計測器としては、バウンダリ･スキャンテスタ、ＩＣＥ、ロジックアナライザが挙げられる。

　（２）組み込み製品

　ＢＳＭは製品（ＵＵＴ）の中に直接組み込まれ、ボードやシステムレベルのテストを可能にする。集中および分散という２つのタイプの制御方式がある。

集中制御方式では、Ｔ＆Ｄプロセサは、単一のＢＳＭを経由して、単一のバウンダリ･スキャン（ＢＳ）リングと交信する。システムに複数のボードがある場合は、ボードレベルのＢＳリングを接続して単一のシステムレベルＢＳリングを形成する。図２に示すように、ＢＳＭは通常プロセサ･ボード側に組み込む。集中制御方式は小型システムに適している。

　分散制御方式では、単一のシステムレベル･リングを、いくつかの管理可能なボードレベル･リングに分割する。図３に示すように、通常各ボードは独自のＢＳＭを備え、このローカルＢＳリングとＴ＆Ｄプロセサとのインタフェイスを取る。分散制御方式は中型または大型システムに適している。

【図】

　図１　ＢＳＭの外部計測器への応用

　出典：「The boundary-scan master: target applications and functional requirements」、「International Test Conference 1990」、(1990年９月10日)、Chi W. Yau、Najmi Jarwala著、IEEE発行、312頁　Figure １　BSM external application.

　図２　ＢＳＭの組み込み応用：集中制御方式

　図３　ＢＳＭの組み込み応用：分散制御方式

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＣＡＤ

【出典／参考資料】

　「The boundary-scan master: target applications and functional requirements」、「International Test Conference 1990」、(1990年９月10日)、Chi W. Yau、Najmi Jarwala著、IEEE発行、311頁～315頁

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－２　バウンダリ･スキャンマスタ

【技術内容】

　バウンダリ･スキャンマスタ（ＢＳＭ）は、ＩＥＥＥ標準1149.1をサポートするインテリジェント･パラレル･シリアル･プロトコル変換デバイスである。ＩＥＥＥ1149.1に準拠したデバイスを含むボードのテストおよび診断（Ｔ＆Ｄ）に用いられる。

　（１）回路構成

　図１にＢＳＭのブロックダイアグラムを示す。汎用プロセサ･インタフェイス（ＧＰＩ）、ＢＳＭ内部レジスタ（ＢＩＲ）、テストデータ出力（ＴＤＯ）生成器、自動テストパターン生成器（ＡＴＰＧ）、テストデータ入力（ＴＤＩ）受信機、シグネチャ解析レジスタ（ＳＡＲ）、テストモード選択（ＴＭＳ）生成器、テストクロック（ＴＣＫ）生成器、バウンダリ･スキャン･コンフィギュレーション･ロジックなどで構成される。

　（２）回路動作

　ＢＳＭは、バウンダリ･スキャン･テストおよび診断において、プロトコル変換器として機能する。左上のＧＰＩは、Ｔ＆Ｄプロセサのアドレス、データ、および制御バスとのインタフェイスを備える。右端は、ＴＤＯやＴＤＩポートによって、ボードやデバイスなどのテスト対象と、ＩＥＥＥ1149.1 ＴＡＰ信号による交信を行う。ＢＩＲには、６個の制御／状態レジスタと12個のデータ･レジスタがあり、ＢＳＭのプログラミングおよび制御を行う。ＡＴＰＧやＳＡＲは、ボードにセルフテストに近い機能を提供する。

　ＢＳＭを用いれば、ボードレベルのテストにおいて、ハードウエアおよびソフトウエアの開発努力を最小化することができる。

【図】

　図１　バウンダリ･スキャンマスタのブロックダイアグラム

　出典：「Achieving board-level BIST using the boundary-scan master」、「International Test Conference 1991」、(1991年10月26日)、Najmi Jarwala、Chi W. Yau著、IEEE発行、650頁　Figure １　Boundary-scan master: block schematic.

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＣＡＤ

【出典／参考資料】

　「Achieving board-level BIST using the boundary-scan master」、「International Test Conference 1991」、(1991年10月26日)、Najmi Jarwala、Chi W. Yau著、IEEE発行、649頁～658頁

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－３　バウンダリ･スキャンを用いた配線のテスト

【技術内容】

　バウンダリ･スキャン（ＢＳ）を用いて、配線の短絡およびスタックアット（ＳＡ）不良の検出および診断を行う方法について述べる。

　（１）テストベクトル

　テストベクトルにはウォーキング･シーケンスを用いる。１個の１の後に０が続くビットストリーム１０００．．．をウォーキング１シーケンス、逆の０１１１．．．をウォーキング０シーケンスという。図１にその発生装置を示す。Ｎビットカウンタの各ビットの出力をＮＯＲ（ＯＲ）ゲートに入力すれば、その出力が１０００．．．（０１１１．．．）になる。

　（２）短絡およびＳＡの検出･診断

　図２にＢＳを用いた配線テスト方法を示す。各破線がテスト対象の配線を象徴的に示し、信号は矢印のように一方向に伝播されるものとする。これを出力スキャンセルIおよび入力スキャンセルＯよりなるＢＳチェーンで接続する。

　ウォーキング１シーケンス１０００．．．をＢＳチェーンの左上から入力し、シフトする。１はすべてのＢＳセルを各１回だけ通り、各セルＩから配線に入力され、他端のセルＯに出力される。配線に欠陥がなければ、セルＯの出力は１になる。このセルＯの出力をシフト出力して、カウンタで１の数を数える。すべての配線に欠陥がないときは、１の数は配線数で決まる一定値になる。ＳＡ－０やＡＮＤ短絡があると１の数は減る。この原理を応用して欠陥の検出ができる。しかし欠陥のある配線の特定（診断）はできない。

　診断には、図３のように、各配線の出力であるセルＯに第２の１ビットレジスタＲ２と、２入力ＸＯＲゲートを組み込む。一連のウォーキング･シーケンスのシフトの完了後にＲ２を読み出すと、その配線内の欠陥の有無や欠陥の種類がわかる。

【図】

　図１　ウォーキング１シーケンス発生装置

　出典：「Testing and diagnosis of interconnects using boundary scan architecture」、「International Test Conference 1988」、(1988年９月12日)、Abu Hassan、Janusz Rajski、Vinod K. Agarwal著、IEEE発行、130頁　Figure ６　Generation of walking sequence.

　図２　ウォーキング･シーケンス方式による短絡およびＳＡの検出

　図３　ウォーキング･シーケンスを用いた診断

　出典：「Testing and diagnosis of interconnects using boundary scan architecture」、「International Test Conference 1988」、(1988年９月12日)、Abu Hassan、Janusz Rajski、Vinod K. Agarwal著、IEEE発行、132頁　Figure 10　Diagnosis using walking sequence.

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＣＡＤ

【出典／参考資料】

　「Testing and diagnosis of interconnects using boundary scan architecture」、「International Test Conference 1988」、(1988年９月12日)、Abu Hassan、Janusz Rajski、Vinod K. Agarwal著、IEEE発行、126頁～137頁

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－４　HIERARCHICAL SELF TESTを内蔵したバウンダリ･スキャン

【技術内容】

　HIERARCHICAL SELF TEST（ＨＩＳＴ）は階層構造の同期式チップに用いられる。チップは１個の複合モジュールで、いくつかのサブモジュールで構成される。サブモジュールは、それ以上分割できない基本モジュール、またはさらに複合モジュールになっている。基本モジュールでは、テスト制御ユニット（ＴＣＵ）が専用のテスト回路を用いてセルフテスト･アルゴリズムを実行する。モジュールの階層間はセルフテスト･インタフェイス（ＳＴＩ）によって接続される。このチップに対するバウンダリ･スキャンについて述べる。

　（１）複合モジュールの構成

　図１に１個の複合モジュールを示す。ＴＭＵはテスト管理ユニットで、内部および外部のテストフェーズを統括する。右端のＳＴＩはＴＭＵを上位の複合モジュールに接続する。この複合モジュールが最上位の場合は、ＳＴＩはＴＭＵをチップレベルのテストアクセスポート（ＴＡＰ）コントローラに接続する。各サブモジュールのＳＴＩ信号１．．．ＮはＴＭＵに直接接続される。

　（２）バウンダリ･スキャンの適用

　図２に、ＨＩＳＴ方式をバウンダリ･スキャン環境で実現した例を示す。左側がバウンダリ･スキャン用のインタフェイスである。テストデータ入力ＴＤＯからセルフテスト命令ＲＵＮＢＩＳＴが命令レジスタにロードされ、テストモード選択ＴＭＳによってＴＡＰコントローラがテスト状態になると、両者のＡＮＤによって部品テスト信号ＣＴがＳＴＩに出力される。チップが単一の基本モジュールの場合はＴＣＵ、複合モジュールの場合はＴＭＵを通して、全モジュールのセルフテストが始まる。結果は、ＴＣＵまたはＴＭＵから、ＲＵＮＢＩＳＴレジスタを通してテストデータ出力ＴＤＯに出力される。

【図】

　図１　複合モジュールの構成とＨＩＳＴの適用

　出典：「HIST: a methodology for the automatic insertion of a hierarchical self test」、「International Test Conference 1992」、(1992年９月20日)、Oliver F. Haberl、Thomas Kropf著、IEEE発行、735頁　Figure ８　A self testable compound module.

　図２　バウンダリ･スキャン環境で実現したＨＩＳＴ方式

　出典：「HIST: a methodology for the automatic insertion of a hierarchical self test」、「International Test Conference 1992」、(1992年)、Oliver F. Haberl、Thomas Kropf著、IEEE発行、737頁　Figure 11　IEEE 1149.1 compatible self test using HIST.

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＨＩＳＴ、ＣＡＤ

【出典／参考資料】

　「HIST: a methodology for the automatic insertion of a hierarchical self test」、「International Test Conference 1992」、(1992年９月20日)、Oliver F. Haberl、Thomas Kropf著、IEEE発行、732頁～741頁

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－５　ＩＥＥＥ 1149.1を搭載したＤＢＭ（Digital Bus Monitor）

【技術内容】

　ＤＢＭは組み込みアットスピード･テスト用ＩＣである。ボードやマルチチップモジュールにおいて、クリチカルなＩＣバスの信号を外部から監視する。

　（１）ＤＢＭの回路構成

　図１にＩＥＥＥ 1149.1に準拠したＤＢＭの例を示す。テストデータ格納用トレースメモリ、テストデータ圧縮用並列シグネチャ解析レジスタＰＳＡＲ、パターン検出用比較器、アットスピード･テスト制御用イベント認定モジュールＥＱＭ、クロック調整用プログラマブル･クロック･インタフェイスＰＣＩ、左右の相互接続テスト用バウンダリ･スキャン･レジスタＢＳＣＡＮ、および下部のＩＥＥＥ 1149.1ブロックで構成される。1149.1ブロックは、制御レジスタ、バイパス･レジスタ、命令レジスタ、およびテストアクセスポートＴＡＰで構成される。左上のＤ0-15はＩＣバスからの16ビット並列信号入力端子である。

　（２）ＤＢＭの機能と応用

　ＤＢＭには、ＴＡＰで制御されるオフライン･テストモードと、ＥＱＭで制御されるオンライン･テストモードがある。オフライン･テストモードでは、監視すべき回路は非機能モードになり、1149.1の制御下に置かれる。オンライン･テストモードでは、監視すべき回路は通常の機能モードになり、ＤＢＭでテストされる。

　図２に、応用例として、16ビットプロセサ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏ、データ送受信機ＸＶＲ、アドレスおよびコントロール用バッファＢＵＦで構成される回路を示す。ＸＶＲやＢＵＦ自身にテスト機能がなくても、２個のＤＢＭが、プロセサの16ビットデータ、16ビットアドレス、およびコントロールバスに対し、制御性および観測性を提供する。

【図】

　図１　ＤＢＭの回路構成例

　出典：「An IEEE 1149.1 based logic/signature analyzer in a chip」、「International Test Conference 1991」、(1991年10月26日)、Lee Whetsel著、IEEE発行、870頁　Figure １　DBM architecture.

　図２　ＤＢＭの応用例

　出典：「An IEEE 1149.1 based logic/signature analyzer in a chip」、「International Test Conference 1991」、(1991年10月26日)、Lee Whetsel著、IEEE発行、874頁　Figure ８　DBM application example.

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＣＡＤ

【出典／参考資料】

　「An IEEE 1149.1 based logic/signature analyzer in a chip」、「International Test Conference 1991」、(1991年10月26日)、Lee Whetsel著、IEEE発行、869頁～878頁

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－６　次世代バウンダリ･スキャンマスタ（ＢＳＭ２）

【技術内容】

　ＢＳＭ２はバウンダリ･スキャン（ＢＳ）テスト用のパラレル･シリアル･インタフェイスである。テスト、デバッグ、診断用のホストプロセサからの高位命令／データを、テストアクセスポート（ＴＡＰ）デバイスを制御するためのシリアル命令／データに変換する。

　（１）回路構成

　図１にＢＳＭ２の回路構成を示す。下端のＴＣＫ（テストクロック）発生器、ＴＣＫコントロールゲート、左端のホストインタフェイス、中央部のバスに接続されたデバイス･コントローラ、ＴＡＰ状態マシン、ＴＭＳ（テストモード選択）マクロ発生器、自動ＴＭＳ発生器、テストベクトル入力／出力メモリ（ＴＶＩ／ＴＶＯ）、ＡＴＰＧ（自動テストパターン発生器）、ＳＡＲ（シグネチャ解析レジスタ）、内部レジスタ、カウンタなどで構成される。

　（２）回路動作

　ＴＣＫは外部マスタクロックから導かれ、全体はマスタクロックに完全に同期して動作する。デバイスコントローラは各構成ブロック間の調整と同期を行う。

　ホストプロセサとの交信は、左端の並列双方向データバス、並列アドレスバス、およびコントロールバスを介して行う。ホストインタフェイスがこれらの制御を行う。

　右端は、各種シリアルＢＳテストバスへの端子で、テスト対象ユニット中のＴＡＰと交信する。テストリセット信号ＴＲＳＴは内部レジスタが制御する。ＴＭＳ信号は、ＴＭＳマクロ発生器、自動ＴＭＳ発生器、または内部レジスタから生成する。テストデータ出力信号ＴＤＯは、ＴＶＯメモリ、ＡＴＰＧ、またはテストデータ入力信号ＴＤＩから生成する。ＴＤＩからスキャンインされたテストデータは、ＴＶＩメモリ、または圧縮されてＳＡＲに格納される。

【図】

　図１　ＢＳＭ２の回路構成

　出典：「BSM2: next generation boundary-scan master」、「Proceedings of 18^th IEEE VLSI Test Symposium」、(2000年４月30日)、Frank P. Higgins、Rajagopalan Srinivasan著、IEEE発行、69頁　Figure １　BSM2 Architecture.

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＣＡＤ

【出典／参考資料】

　「BSM2: next generation boundary-scan master」、「Proceedings of 18^th IEEE VLSI Test Symposium」、(2000年４月30日)、Frank P. Higgins、Rajagopalan Srinivasan著、IEEE発行、67頁～72頁

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－７　ＢＩＯＳを備えたバウンダリ･スキャン回路

【技術内容】

　バウンダリ･スキャンテストを加速するために、バウンダリ･スキャン（ＢＳ）回路にバウンダリ入出力シリアライザＢＩＯＳ（boundary input/output serializer）を組み込む技術である。

　（１）基本回路構成と動作

　図１にＢＩＯＳを備えたＢＳ回路を示す。テストアクセスポートＴＡＰと１組のデータレジスタＤＲＥＧの間にＢＩＯＳを挿入してある。その他の構成は通常のＢＳ回路と同じで、ＩＲＥＧは命令レジスタ、ＴＣＫはテストクロック、ＴＭＳはテストモード選択信号である。ＢＩＯＳは、全テスト期間中、ＴＡＰをデータレジスタ･シフト状態Shift-DRに留める。この間、通常はＴＡＰが遂行するデータ捕獲、アップデート、コントロール･ステップを、ＢＩＯＳが遂行する。そのため、全テストが終わるまで、テストデータ入力ＴＤＩからテストデータ出力ＴＤＯへのテストデータの流れが中断されることはない。

　（２）組み合わせ論理回路のテスト

　図２はＢＩＯＳを用いた組み合わせ論理回路のテストを示す。テストが始まると、ＴＡＰはShift-DR状態に入り、ＢＩＯＳはＴＤＩからデータ入力シフトレジスタＤＩＳＲにデータ入力を開始する。ＤＩＳＲが満たされると、ＢＩＯＳはアップデート信号をＤＩＳＲに送り、ついで捕獲信号をデータ出力シフトレジスタＤＯＳＲに送る。テストが終わると、ＴＡＰはShift-DR状態から遷移し、ＢＩＯＳはＤＩＳＲおよびＤＯＳＲの制御を停止する。

　図２の下部にテスト動作のタイミングを示す。ＴＤＩへのデータ入力およびＴＤＯからのデータ出力は、アップデートおよび捕獲ステップの間も中断なく、連続的に遂行される。

【図】

　図１　ＢＩＯＳを備えたバウンダリ･スキャン回路

　出典：「An approach to accelerate scan testing in IEEE 1149.1 architectures」、「International Test Conference 1994」、(1994年10月２日)、Lee Whetsel著、IEEE発行、317頁　Figure ６　1149.1 architecture with BIOS.

　図２　ＢＩＯＳを用いた組み合わせ論理回路のテスト

　出典：「An approach to accelerate scan testing in IEEE 1149.1 architectures」、「International Test Conference 1994」、(1994年10月２日)、Lee Whetsel著、IEEE発行、317頁　Figure ７　Combinational test using BIOS.

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＣＡＤ

【出典／参考資料】

　「An approach to accelerate scan testing in IEEE 1149.1 architectures」、「International Test Conference 1994」、(1994年10月２日)、Lee Whetsel著、EEE発行、314頁～322頁

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－８　ＭＣＭへの応用

【技術内容】

　マルチチップモジュールＭＣＭは、ＭＣＭメーカから見るとボードに等しく、バウンダリ･スキャン（ＢＳ）テストでは、内部回路および相互接続が完全にテスト･診断できなければならない。一方、機器メーカから見ると部品と同じで、内部の設計の詳細が分からなくても、ＢＳテストができなければならない。

　（１）回路構成

　図１に、４個のＩＣチップで構成されたＭＣＭへのＢＳの応用を示す。各ＩＣチップは、テストアクセスポートＴＡＰおよびＢＳレジスタＢＳＲ（命令レジスタ、データレジスタ）という一式のＢＳ回路を内蔵している。外部からの制御信号には、通常のテストモード選択信号ＴＭＳおよびテストクロックＴＣＫに加えて、ＢＳ準拠イネーブル入力信号ＢＣＥがある。ＭＣＭ基板中央に横に走る３本の信号線が、これらを各チップのＴＡＰに配分する。

　（２）回路動作

　内部ＢＳ回路は、ＢＣＥ＝０のときはＭＣＭスタンドアローン･テスト、ＢＣＥ＝１のときはＭＣＭ組み込みテスト向けに構成される。

　スタンドアローン･テストモードはＢＳボードテストと同じである。すべての構成チップは、同時に、１つの命令レジスタスキャンまたはデータレジスタスキャンを行う。テストデータは、テストデータ入力端子ＴＤＩよりＩＣ１に入力され、各ＩＣのＢＳＲを準じスキャンして、ＩＣ４からテストデータ出力端子ＴＤＯに出力される。

　ＭＣＭ組み込みテストモードのときは、ＢＳボードテストの下に、ボードに組み込まれたＭＣＭのＢＳテストが行われる。ＢＳは階層構造になり、そのための回路上の工夫も行われている。一例を２-３-９に示す。

【図】

　図１　バウンダリ･スキャン回路を備えたＭＣＭ

　出典：「Designing self-testable multi-chip modules」、「Proceedings of the 1996 European Design and Test Conference (ED&TC)」、(1996年３月11日)、Yervant Zorian、Hakim Bederr著、IEEE発行、182頁　Figure ２　An MCM in boundary-scan mode.

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＭＣＭ、ＣＡＤ

【出典／参考資料】

　「Designing self-testable multi-chip modules」、「Proceedings of the 1996 European Design and Test Conference (ED&TC)」、(1996年３月11日)、Yervant Zorian、Hakim Bederr著、IEEE発行、181頁～185頁

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－９　ＭＣＭ用ＢＳコントローラ

【技術内容】

　マルチチップモジュール（ＭＣＭ）を組み込んだボードのバウンダリスキャン（ＢＳ）テストを行う場合、１つの問題がある。１ビット･バイパス（ＢＰ）レジスタとＩＤコード（ＩＤ）レジスタの扱いである。ＭＣＭを構成するＩＣチップがＢＳ対応の場合には、これらのレジスタは各チップに搭載されている。一方ボードテストの立場から見ると、これらはＭＣＭレベルのものでなければならない。ＢＳコントローラはそのひとつの解決方法である。

　（１）回路構成

　図１の上段にＢＳコントローラ（ＭＢＣ）を組み込んだＭＣＭの一例を示す。ＭＢＣは１個のＩＣで、ＭＣＭのテストデータ入出力端子（ＴＤＩ、ＴＤＯ）のところに組み込まれている。ＭＣＭ内のＢＳチェーンへの入出力はＭＢＣ経由で行う。図１の中段にはＭＢＣの端子構成、下段にはＭＢＣの内部回路構成を示す。

　（２）回路動作

　ＭＢＣは、ＴＡＰコントローラと、ＭＣＭ内にスキャンされる命令ストリームを監視し、マルチプレクサを制御してＭＣＭのスキャンパスを再構成する。ＭＢＣは、ＭＣＭがＭＣＭレベルのＢＰ（ＩＰ）レジスタ動作を要求される状態にあることを検知すると、ＭＢＣ内の１ビット（32ビット）レジスタを通るルートにする。すなわち、これらのレジスタがＭＣＭレベルのＢＰ（ＩＤ）レジスタになる。

　ＭＢＣの追加による遅延はわずかで、ＭＣＭの構成ＩＣチップの数には関係ない。

【図】

　図１　ＭＣＭ用ＢＳコントローラとＭＣＭへの組み込み

　出典：「Designing“dual personality”IEEE 1149.1 compliant multi-chip modules」、「International Test Conference 1994」、(1994年10月２日)、Najimi Jarwala著、IEEE発行、449頁　Figure ２　MCM B-S controller: implemented as a separate die.

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＭＣＭ、ＣＡＤ

【出典／参考資料】

　「Designing“dual personality”IEEE 1149.1 compliant multi-chip modules」、「International Test Conference 1994」、(1994年10月２日)、Najimi Jarwala著、IEEE発行、446頁～455頁

【技術分類】

　２－３　バウンダリ･スキャン応用

【技術の名称】

　２－３－1O　低消費電力のためのＪＴＡＧ　ＯＦＦとする回路

【技術内容】

　ＩＣの低消費電力化は、ＩＥＥＥ 1149.1バウンダリスキャン標準（ＪＴＡＧ）への対応とは相反する要求である。そこで、ＩＣの動作時やテスト時には、標準に準拠したＪＴＡＧ動作ができるようにし、一方、低消費電力モード時には、ＪＴＡＧをＯＦＦにする方法を提供する。

　（１）回路構成

　図１に、この方法をマイクロプロセサチップに適用した例を示す。チップにはバウンダリ･スキャン用のＪＴＡＧ回路が組み込まれており、左側にＪＴＡＧ用端子が並んでいる。上から順にテストリセットＴＲＳＴの逆、テストデータ入力ＴＤＩ、テストモード選択ＴＭＳ、テストクロックＴＣＫ、テストデータ出力を示す。

　右側のＰＳＴ［４：０］はプロセサステータスビットの出力で、このチップの動作モードを示す。ＰＳＴ［４：０］の出力を用い、上部の論理回路によってＴＲＳＴを制御する。

　（２）回路動作

　チップはソフトウエア命令で起動される低電力ストップモードＬＰＳＴＯＰを備えている。チップがＬＰＳＴＯＰになると、内部の機能ロジックはＳＴＯＰ命令が実行されたかのような状態に置かれる。入力ピンはクロック、リセット、およびＬＰＳＴＯＰから抜け出すための割り込み以外は分離され、出力ピンもＰＳＴ以外は分離される。

　ＬＰＳＴＯＰになると、ＰＳＴ［４：０］＝１０１１０となる。この出力信号は右上のＮＡＮＤ回路に入力され、論理０を出力する。これが左上のＯＲ回路を経て、チップの逆ＴＲＳＴピンに入力され、ＪＴＡＧを自動的にＯＦＦにする。

【図】

　図１　低消費電力モード時にＪＴＡＧを自動的にＯＦＦにする回路

　出典：「Low power mode and IEEE 1149.1 compliance: a low power solution」、「International Test Conference 1994」、(1994年10月２日)、Alfred L. Crouch、Rick Ramus、Colin Maunder著、IEEE発行、668頁　Fig ９　LPSTOP external auto-disable option.

【応用分野】

　ＬＳＩバウンダリスキャン設計、ＣＡＤ

【出典／参考資料】

　「Low power mode and IEEE 1149.1 compliance: a low power solution」、「International Test Conference 1994」、(1994年10月２日)、Alfred L. Crouch、Rick Ramus、Colin Maunder著、IEEE発行、660頁～669頁