lsi-test-3

【技術分類】

　３－３　マルチプレクサ分割によるシステムＬＳＩのテスト

【技術の名称】

　３－３－１　マルチプレクサによるブロック分割テスト

【技術内容】

　マルチプレクサ（ＭＵＸ）は複数の入力から１個の入力を選んで出力する回路である。ここでは、ＬＳＩ内部のコアブロックにアクセスする方法として、ＭＵＸを用いる例を示す。

　（１）回路構成

　図１にＭＵＸによるテスト容易化設計（ＤＦＴ）を行ったチップの例を示す。ＬＳＩはブロックＡ、Ｂ、Ｃで構成される。これにＭＵＸとして３個のＣ－ＭＵＸと２個のＯ－ＭＵＸ、それに隔離コントローラを組み込んである。配線は細い実線がＬＳＩ本来の配線である。その他の配線はテスト用の追加配線で、太線はデータ用、破線は制御用である。左端にチップの入力端子、右端に出力端子を示す｡チップ端子のうち、左下のテストモード選択（ＴＭＳ）入力端子およびクロック（ＴＣＫ）入力端子は、テストのための追加である。

　（２）回路動作

　Ｃ－ＭＵＸは、チップ端子とは接続されていない内部配線からブロックＡ、Ｂ、Ｃへの入力部に設置されている。Ｃ－ＭＵＸはいずれも２入力で、一方は各ブロックの本来の入力、他方は、追加データ線によって、チップの１個の入力端子と接続されている。各Ｃ－ＭＵＸはＴＭＳ信号で制御される。これにより各ブロックの内部入力端子の制御性が得られる。

　Ｏ－ＭＵＸはブロックＢ、Ｃのチップ外への出力部に置かれている。ブロックＣのＯ－ＭＵＸは２入力で、一方は本来のブロックＣのチップ外への出力、他方は、追加データ線によって、ブロックＡのチップ内出力と接続されている。ブロックＢのＯ－ＭＵＸは３入力で、１個はブロックＣのチップ外への出力、他の２個はそれぞれ、追加制御線によって、ブロックＡおよびＣのチップ内出力と接続されている。各Ｏ－ＭＵＸは隔離コントローラの信号で制御される。これによりブロックＡおよびＣのチップ内出力端子の観測性が得られる。

【図】

　図１　ＭＵＸによるＴＦＴを用いたＬＳＩの回路ブロック構成

　出典：「A design for testability method using RTL partitioning」、「Proceedings of the 5th Asian Test Symposium (ATS1996)」、(1996年11月20日)、Toshinori Hosokawa、Kenichi Kawaguchi、Mitsuyasu Ohta、Michiaki Muraoka著、IEEE発行、89頁　Figure ３　Isolation of our DFT method.

【応用分野】

　ＬＳＩ組み込みコアテスト、ＣＡＤ

【出典／参考資料】

　「A design for testability method using RTL partitioning」、「Proceedings of the 5th Asian Test Symposium (ATS1996)」、(1996年11月20日)、Toshinori Hosokawa、Kenichi Kawaguchi、Mitsuyasu Ohta、Michiaki Muraoka著、IEEE発行、88頁～93頁

【技術分類】

　３－３　マルチプレクサ分割によるシステムLSIのテスト

【技術の名称】

　３－３－２　ＩＥＥＥP1500ラッパーを持つコアのテストアクセス手法

【技術内容】

　ラッパーを持つコアの設計方式には大きく分けて２つある。ラッパーコアをシステム･オン･チップに組み込む設計と、ビルディンブロック方式で設計されたものにラッパーを設定する方式である。テストアクセス手法を選択する基準はテスト品質とチップコストのトレードオフである。チップコストとはテスト回路のオーバヘッドや性能への影響、テスト装置コストやテスト時間である。

　（１）回路構成

　図１にテストアクセス構成法について３方式を示す。図１（ａ）にはＭＵＸ方式、（ｂ）にはデイジーチェーン方式、（ｃ）には分配方式が示される。ＭＵＸ方式に置いては全コアが最大バンド幅ＴＡＭを持ち、これらのＴＡＭは時間マルチプレックスをシステム･オン･チップの端子上で構成する。デイジーチェーン方式は同じバンド幅（最大幅も可能）が各コアに配され、１個のＴＡＭに連結される。オプションでバイパスコアに分配可能であるが同時テストは不可である。分配方式では各コアが別々のＴＡＭを必要とする。ＴＡＭのバンド幅は各コアで分割された値となる。

　（２）回路動作

　図１（ａ）のＭＵＸ方式では全コア回路がスキャン入力、スキャン出力に接続され、ＭＵＸ回路が現在テスト下にあるコア回路とスキャン出力端子を接続するように選択する。そのため、各コア回路をシーケンシャルにテストする。

　図１（ｂ）のデイジーチェーン方式ではスキャンチェーンが入力から出力端子まで接続され、各コア回路にはバイパス経路で接続される。各コア回路のスキャンチェーン出力側に２入力１出力のＭＵＸ回路が設定され、バイパス回路の切換を行う。

　図１（ｃ）の分配方式では各コア回路に専用のスキャン入力とスキャン出力が接続される。

【図】

　図１　ＴＡＭ構成の３方式

　出典：「On using IEEE P1500 SECT for test plug-n-play」、「International Test Conference 2000」、（2000年10月１日）、Erik Jan Marinissen、Rohit Kapur、Yervant Zorian著、IEEE発行、774頁　Figure ２　Example of three TAM configurations[11] (a) Multiplexing,(b) Dasychain,and (c) Distibution architectures.

【応用分野】

　ＬＳＩ組み込みコアテスト、スキャンテスト

【出典／参考資料】

　１「On using IEEE P1500 SECT for test plug-n-play」、「International Test Conference 2000」、（2000年10月１日）、Erik Jan Marinissen、Rohit Kapur、Yervant Zorian著、IEEE発行、770頁～777頁

　２「Towards a standard for embedded core test: an example」、「International Test Conference 1999」、(1999年９月27日)、Erik Jan Marinissen、Yervant Zorian、Rohit Kapur、Tony Taylor、Lee Whetsel著、IEEE発行、616頁～627頁

　３「Scan Chain Design for Test Time Reduction in CORE-Based ICs」、「International Test Conference 1998」、(1998年10月18日)、Joep Aerts、Erik Jan Marinissen著、IEEE発行、448頁～457頁

【技術分類】

　３－３　マルチプレクサ分割によるシステムＬＳＩのテスト

【技術の名称】

　３－３－３　ＩＥＥＥ1149.1ＴＡＰ付きの複数のコアを持つシステムＬＳＩのテスト

【技術内容】

　ＩＣの各内部コアにＩＥＥＥ 1149.1バウンダリ･スキャンテストを適用する場合には、各コアに、コア･バウンダリ･スキャンレジスタ（ＣＢＳＲ）を含むテストアクセスポート（ＴＡＰ）を組み込む。ＴＡＰ Linking Module（ＴＬＭ）は、1149.1スキャン動作に応答して、１個以上のＴＡＰをＩＣのテスト端子に接続できるようにする接続層である。

　（１）回路構成

　図１にＴＬＭを用いたコアテスト･アーキテクチャを示す。下端のブロックがＴＬＭである。ＩＣのテスト端子は左よりテストデータ入力ＴＤＩ、テストクロックＴＣＫ、テストモード選択ＴＭＳ、テストリセットＴＲＳＴ^＊、およびテストデータ出力ＴＤＯである。周辺のＩＣＢＳＲはＩＣのバウンダリ･スキャンレジスタである。コアＸ、Ｙ、Ｚはそれぞれ組み込みＴＡＰを備えている。ＮＴＣはＴＡＰなしのコアで、共通のＴＡＰ１を用いる。

　（２）回路動作

　電力投入またはテストリセットすると、デフォルト動作として、ＴＬＭはＴＡＰ１をテスト端子に接続する。ＩＣは1149.1仕様のように、単一のＴＡＰ付きとしてテストされる。電力投入後は、ＴＬＭは任意の数の任意のＴＡＰ構成をテスト端子に接続できる。

　図２にＴＬＭと各ＴＡＰ間の信号の詳細を示す。ＴＬＭにより、すべてのＴＡＰはＴＣＫ、ＴＭＳ、ＴＲＳＴ^＊に直接接続される。ＴＡＰは選択（ＳＥＬ）信号をＴＬＭへ出力し、ＴＬＭはイネーブル（ＥＮＡ）信号とリンク制御（ＬＣ）信号をＴＡＰへ出力して、接続を制御する。ＴＤＩは各ＴＡＰに入力され、出力ＴＤＯ１～４となり、ＭＵＸがその１つを選択する。ＴＬＭにはデータレジスタの機能もあり、データをＴＤＩからＴＬＭのＴＤＯにシフトできる。３ＳＭＵＸはこれらのデータ出力を選択してＩＣのＴＤＯに出力する。

【図】

　図１　ＴＬＭを用いたコアテスト･アーキテクチャ

　出典：「An IEEE 1149.1 based test access architecture for ICs with embedded cores」、「International Test Conference 1997」、(1997年11月１日)、Lee Whetsel著、IEEE発行、70頁　Figure ３.

　図２　ＴＬＭを用いたコアテストの信号の詳細

　出典：「An IEEE 1149.1 based test access architecture for ICs with embedded cores」、「International Test Conference 1997」、(1997年11月１日)、Lee Whetsel著、IEEE発行、71頁　Figure ４.

【応用分野】

　ＬＳＩ組み込みコアテスト、ＣＡＤ

【出典／参考資料】

　「An IEEE 1149.1 based test access architecture for ICs with embedded cores」、「International Test Conference 1997」、(1997年11月１日)、Lee Whetsel著、IEEE発行、69頁～78頁