【技術分類】
４−１ 全数（Exhaustive）／擬似ランダム（Pseudo Random） TPG
【技術の名称】
４−１−１ ＬＦＳＲによる擬似全数（Pseudo−Exhaustive）テストパターンの生成
【技術内容】
ＬＦＳＲ／ＸＯＲ方式もしくはＬＦＳＲ／ＳＲ方式により、回路特性に対応したテストパターン生成回路が擬似全数テスト方式として設計される。
（１）回路構成
ＬＦＳＲ／ＸＯＲ方式は線形帰還シフトレジスタ（Linear Feedback Shift Register）回路と排他的論理和(ＸＯＲ)回路との組み合わせにより構成される。また、ＬＦＳＲ／ＳＲ方式では線形帰還シフトレジスタ回路とシフトレジスタ(ＳＲ)回路との組み合わせにより構成される。その回路構成は図１の（ａ）および（ｂ）にそれぞれ示される。図２にはそれぞれのパターン発生の多項式が示される。ＸＯＲ回路ではｄレジスタはＬＦＳＲのｃレジスタに、ｅレジスタはＬＦＳＲのａ、ｂレジスタの排他的論理和結果に、ｆレジスタにはＬＦＳＲのｂ、ｃレジスタの排他的論理和結果が接続される。ＳＲ回路では、ｄ、ｅ、ｆレジスタが直列に接続される。
（２）回路動作
ＬＦＳＲによるテストパターンの生成では、入力信号に相関関係のない出力端子に対して、他の入力信号を兼用することにより、テストパターン数を減ずることが可能である。
入力数ｎ、出力数ｍ、入出力相関係数ｋで規定される回路（ｎ，ｍ，ｋ）に対して、入力レジスタ数を０から(ｎ−１)とすると、ｗ（ｋ≦ｗ≦ｎ）が独立したテスト信号数として必要となる。これは、ＬＦＳＲ／ＸＯＲ方式、ＬＦＳＲ／ＳＲ方式ともに同じである。ＬＦＳＲ回路部分は原始帰還多項式（primitive feedback polynomials）を生成し、独立したテスト信号を生成する。ＸＯＲ回路部分はＬＦＳＲによる生成テスト信号に対して要求されたlinear combinationを生成する。ＬＦＳＲ／ＳＲ方式ではＳＲ回路部分でlinear combinationを生成する。係数（６，５，３）回路の場合、６ビットレジスタで駆動されると仮定すると、３ステージＬＦＳＲが最低限必要とされる。
図２（ａ）に示されるＬＦＳＲ／ＸＯＲ方式パターン発生器では、ｘ＋１、ｘ２＋ｘ、ｘ２＋ｘ＋１の多項式が生成される。同様に、ＬＦＳＲ／ＳＲ方式でも図２（ｂ）に示されるように同じ多項式が生成される。
【図】
図１ テストパターン発生回路構成 （ａ）ＬＦＳＲ／ＸＯＲ方式 （ｂ）ＬＦＳＲ／ＳＲ方式
出典：「Novel Test Pattern Generators For Pseudo-Exhaustive Testing」、「Proceedings of International Test Conference 1993」、(1993年10月17日)、Rajagopalan Srinivasan、Sandeep K. Gupta、Melvin A.Breuer著、IEEE発行、1042頁 Figure ２： TPG Structures (a) LFSR/XOR and (b) LFSR/SR
Copyright (c) 1993 IEEE
図２ （ａ）ＬＦＳＲ／ＸＯＲ方式 （ｂ）ＬＦＳＲ／ＳＲ方式に基づくテストパターン発生回路構成
出典：「Novel Test Pattern Generators For Pseudo-Exhaustive Testing」、「Proceedings of International Test Conference 1993」、(1993年10月17日)、Rajagopalan Srinivasan、Sandeep K. Gupta、Melvin A.Breuer著、IEEE発行、1043頁 Figure ３: TPGs based on (a) LFSR/XOR and (b) LFSR/SR
Copyright (c) 1993 IEEE
【応用分野】
テストパターン発生器
【出典／参考資料】
「Novel Test Pattern Generators For Pseudo-Exhaustive Testing」、「Proceedings of International Test Conference 1993」、(1993年10月17日)、Rajagopalan Srinivasan、Sandeep K. Gupta、Melvin A.Breuer著、IEEE発行、1041頁〜1050頁
【技術分類】
４−１ 全数（Exhaustive）／擬似ランダム（Pseudo Random） ＴＰＧ
【技術の名称】
４−１−２ 並列スキャンパスにテストパターンを供給するアレイＴＰＧ
【技術内容】
テスト時間短縮の手法として、並列処理のためのテストパターン生成法である。
（１）回路構成
図１（ａ）に示されるように、10ステージ・アイドルレジスタを持ち、ＬＦＳＲによる10個のシフト出力を持つ。アレイ出力は、アイドルレジスタのタップ０、２、４、６、８、10より提供される。よりコンパクトな回路として図１（ｂ）に、４個のレジスタによるＬＦＳＲで図１（ａ）構成と同一のテストパターン生成を実現する構成が示される。ＬＦＳＲと排他的論理和回路を組み合わせることにより、図１（ｂ）ではアレイ出力列が図１（ａ）に対して反転している。これは、ＬＦＳＲではレジスタの並びが状態に対して右から左方向となるのに対して、図１（ａ）のアイドルレジスタは左から右方向となることによる。図１（ｂ）では排他的論理和３個を使用しているが、４個使用することでシリアルにテストパターンを生成する方式もある。図１（ｂ）は図１（ａ）に対して回路規模が小さく同様の機能を持つテストパターン生成器となる。
（２）回路動作
図１（ａ）ではシフトレジスタが直列に接続され、ＬＦＳＲから信号が順次シフトされることにより並列パターンがタップ０，２，４，６，８，10から取り出される。一方図１（ｂ）ではＬＦＳＲと排他的論理和を組み合わせて図１（ａ）と同様のパターン列が生成される。
【図】
図１ （ａ）４×６アレイ（２×２窓付き）（ｂ）縮小構成４×６アレイ（２×２窓付き）
出典：「Pseudorandom Arrays for Built-In Tests」、「IEEE Transactions on Computers Vol．C-35，NO．７」、(1986年７月)、P. H. Bardell、W. H. McAnney著、IEEE発行、656頁 Fig.８． (a) A４x６ array with a ２x２ window. (b) Compact construction of ４x６ array with a ２x２ window.
Copyright (c) 1986 IEEE
【応用分野】
テストパターン生成
【出典／参考資料】
「Pseudorandom Arrays for Built-In Tests」、「IEEE Transactions on Computers Vol．C-35，NO．７」、(1986年７月)、P. H. Bardell、W. H. McAnney著、IEEE発行、653頁〜658頁
【技術分類】
４−１ 全数(Exhaustive)/擬似ランダム(Pseudo Random) TPG
【技術の名称】
４−１−３ ＬＦＳＲによる全数テストパターンの生成
【技術内容】
ＢＩＳＴに関しては、次の要求がある。１．オーバヘッドはどの程度となるのか。２．本来の回路性能を損なわないか。３．テスト時間はどの程度必要なのか。それらの回答としてＬＳＳＤ（level-sensitive scan design）を用いたテストパターン生成器を解説する。
（１）回路構成
図１に示すように、ＬＦＳＲのシフトレジスタ数が81個で、ビット０から６が制御信号線に入力される。これらのレジスタは右から左に信号が伝達され、レジスタ64の時刻ｔの情報は、時刻ｔ＋１でレジスタ63に伝達される。レジスタ20個の出力が被テスト回路に接続され、テストパターン生成のための多項式Ｐを実現する。ビット80レジスタはビット61、64、68、71、72、73、75、79の排他的論理和出力が入力される。
多項式Ｐは次のように表される。
Ｐ＝ｘ20＋ｘ18＋ｘ14＋ｘ12＋ｘ11＋ｘ10＋ｘ７＋ｘ３＋１
（２）回路動作
シフトレジスタ長はｎ＝81、ビット０−６は加算器の制御信号ラインに、ビット７−40は34ビット加算器に、ビット41−74は他の34ビット加算器に、ビット75−80は回路分割用の追加信号となる。設計事例でのサブセットＳ５ではシフトレジスタの０−６、29−34、63−68、79ビット目が被テスト回路に接続される。
【図】
図１ サブセットＳ５でのＬＦＳＲ回路による原始多項式Ｐの実現構成
出典：「Exhaustive Generation of Bit Patterns with Applications to VLSI Self-Testing」、「IEEE Transactions on Computers Vol.C-32 No.２」、(1983年２月)、ZEEV Barzilai、DON Coppersmith、ARNOLD L.Rosenberg著、IEEE発行、193頁 Fig.１ An LFSR implementing polynomial P.(Connections to the combinational logic are shown only for the designated subset S5)
Copyright (c) 1983 IEEE
【応用分野】
全数テスト、テストパターン発生器、ＬＦＳＲ、ＬＳＳＤ
【出典／参考資料】
「Exhaustive Generation of Bit Patterns with Applications to VLSI Self-Testing」、「IEEE Transactions on Computers Vol.C-32 No.２」、(1983年２月)、ZEEV Barzilai、DON Coppersmith、ARNOLD L.Rosenberg著、IEEE発行、190頁〜194頁
【技術分類】
４−１ Exhaustive／Pseudo Random TPG
【技術の名称】
４−１−４ ｎ degreeのＬＦＳＲ
【技術内容】
ランダムパターン生成方法にはそのアルゴリズムとして、ハードウエア利用とソフトウエア利用による構築が考えられる。ここではソフトウエア手法としてのｐ−ｎシーケンスを利用した擬似ランダムパターン生成を紹介する。
（１）回路構成
図１にあるようにシフトレジスタを直列に接続し、入力Ｘｋからｎステージまで示したものである。Ｘｋ−１レジスタ出力とＸｋ−ｎレジスタ出力を排他的論理和で合成しＸｋ−１レジスタに帰還する。
（２）回路動作
２進数線形帰還シーケンスを｛ＸＫ｝とするとその式は次のように表される。
ＸＫ＝ΣａｉＤｉＸｋ
線形帰還の次数をｎとすると最大周期は２ｎ−１となる。このときの最大長系列をｐ−ｎシーケンスと呼ぶ。その多項式は次のように表される。
Ｐ（Ｄ）＝１＋ΣａｉＤｉ
【図】
図１ 線形帰還によるｎ次のシフトレジスタ
出典：「Efficient generation of Statistically Good Pseudonoise by Linearly Interconnected Shift Registers」、「IEEE Transactions on Computers Vol．C-23,No．２」、（1974年２月）、WILLIAM J.HURD著、IEEE発行、147頁 Fig.１．Shift register of degree n with linear feedback..
Copyright (c) 1974 IEEE
【応用分野】
ランダムパターン発生
【出典／参考資料】
「Efficient generation of Statistically Good Pseudonoise by Linearly Interconnected Shift Registers」、「IEEE Transactions on Computers Vol．C-23,No．２」、（1974年２月）、WILLIAM J.HURD著、IEEE発行、541頁〜546頁
【技術分類】
４−１ Exhaustive／Pseudo Random TPG
【技術の名称】
４−１−５ Module Level Weighted Random Pattern
【技術内容】
重み付けテストパターンに基づくＳＴＵＭＰＳ（Self-Test using MISR and parallel SRSG）をモジュールレベルに適用する。
（１）回路構成
図１にＷＲＰ-Based ＳＴＵＭＰＳ構成を示す。フラットランダムＳＴＵＭＰＳには無い追加要素として、重み付けパターン発生器（ＷＧ）、ピン・デマルチプレクサがある。すべての重み付けパターン発生器は独立である。各重み付けパターン発生器は組み合わせ回路で、擬似ランダムパターン発生回路（ＰＲＰＧ）に接続している。
（２）回路動作
各重み付けテストパターン発生器はテスト期間中、フラットランダムパターンを供給し続ける。その出力は重み付けランダムビットであり、制御信号ラインからの命令に基づく。各ビットの重み付けは制御信号ラインからの供給量に影響される。
重み付けテストパターン発生器からのテストパターンは、種々のＳＴＵＭＰＳが持つチャンネルのＳＣＡＮ−ＩＮに入力される。すべてのチャンネルは循環ポインタにより重み付け制御がメモリに設定されている。循環メモリはテスト開始前にプログラムされ、設定されている。循環メモリのサイズ長は最長チャンネルのサイズで決定される。
テストモード時（Ｔ＝０）、デマルチプレクス・ピンはＷＧの制御用として使用される。ノーマルモード時（Ｔ＝１）、デマルチプレクス・ピンは通常設計通りの機能を果たす。
各チャネルの出力はＭＩＳＲに入力される。
【図】
図１ 重み付けランダムパターン用ＳＴＵＭＰＳ構成
出典：「Module Level Weighted Random Patterns」、「Proceedings of the Asian Test Symposium 1995」、（1995年11月23日）、Jacob Savir著、IEEE発行、275頁 Figure １: WRP-based STUMPS
Copyright (c) 1995 IEEE
【応用分野】
テストパターン生成
【出典／参考資料】
「Module Level Weighted Random Patterns」、「Proceedings of the Asian Test Symposium 1995」、（1995年11月23日）、Jacob Savir著、IEEE発行、274頁〜278頁
【技術分類】
４−１ Exhaustive／Pseudo Random TPG
【技術の名称】
４−１−６ 重み付きランダムパターン生成
【技術内容】
テスト下にあるＬＳＩの基本的入力ピンに対するランダムなテストパターン生成方法。
（１）回路構成
48−bitのシフトレジスタＲとブルーン等価機能回路Ｅと２進10進変換回路とビット変換器とによりランダムテストパターン発生器が構成される。レジスタＲの２ビット（図ではビット３と20）がブルーン等価機能回路Ｅに接続される。回路Ｅの出力はレジスタＲの１ビット目にフィードバック接続となる。レジスタＲからＮビット（図では８ビット）が２進10進変換回路に入力される。変換回路中150出力がビット変換器１に、１出力がビット変換器２に、49出力がビット変換器３に、56出力がビット変換器４に入力される。ビット変換器は各基本入力ピンに接続される。
（２）回路動作
パターン発生器の重み付けは各ビット変換器のデコーダ出力による。ビット変換器に接続されるデコーダ出力数に比例してパターン数は増加する。基本入力ピン１にはクロック信号を入力、基本入力ピン２はリセット、基本入力ピン３，４はデータ信号を入力する。
【図】
図１ パターン発生器の構成
出典：「The Weighted Random Test-Pattern Generator」、「IEEE Transactions on Computers Vol．C-24,No.７」、(1975年７月)、H. DANIEL SCHNURMANN、ERIC LINDBLOOM、ROBERT G. CARPENTER著、IEEE発行、696頁 Fig.１． Hardware pattern generator.
Copyright (c) 1975 IEEE
【応用分野】
テストパターン発生器
【出典／参考資料】
「The Weighted Random Test-Pattern Generator」、「IEEE Transactions on Computers Vol.C-24,No.７」、(1975年７月)、H. DANIEL SCHNURMANN、ERIC LINDBLOOM、ROBERT G. CARPENTER著、IEEE発行、695頁〜700頁
【技術分類】
４−１ Exhaustive／Pseudo Random TPG
【技術の名称】
４−１−７ シフトレジスタ群を直列接続した擬似ランダムパターン作成
【技術内容】
ランダムパターン生成方法にはそのアルゴリズムとして、ハードウエア利用とソフトウエア利用による構築が考えられる。ここではソフトウエア手法としてのｐ−ｎシーケンスを利用し、シフトレジスタを複数段用いたランダムパターン生成を紹介する。同様のｐ−ｎシーケンスにより同時に複数の位相パターンを生成する。
（１）回路構成
図１にあるようにシフトレジスタ群を３個と、ＭＯＤ２を３個相互に接続する。シフトレジスタ０群は３個のレジスタを、他の１群と２群は４個のレジスタを持つ。レジスタ０群のＸｋ−３出力をＭＯＤ２の０群に接続する。次にレジスタ０群のＸｋ−１出力をＭＯＤ２の１群に接続する。同じくレジスタ１群のＸｋ−４出力をＭＯＤ２の１群に接続する。さらにレジスタ１群のＸｋ−３出力をＭＯＤ２の２群に接続する。そしてレジスタ２群のＸｋ−４出力をＭＯＤ２の２群に接続し、Ｘｋ−１出力をＭＯＤ２の０群に接続する。
（２）回路動作
シフトレジスタ０群から３群まで、時刻ｋにそれぞれの左端のレジスタは時刻ｋ−１の状態が保存される。そして順次左から右にレジスタにデータがシフトされる。状態ｊの時レジスタｉは、時刻ｋとするとＸｋ−ｊが設定される。
【図】
図１ ３個のシフトレジスタ群を単純線形接続
出典：「Efficient Generation of Statistically Good Pseudonoise by Linearly Interconnected Shift Registers」、「IEEE Transactions on Computers Vol．C-23,No．２」、（1974年２月）、WILLIAM J.HURD著、IEEE発行、148頁 Fig.２. Simple liner interconnection of three shift registers.
Copyright (c) 1974 IEEE
【応用分野】
擬似ランダムパターン生成
【出典／参考資料】
「Efficient Generation of Statistically Good Pseudonoise by Linearly Interconnected Shift Registers」、「IEEE Transactions on Computers Vol．C-23,No．２」、（1974年２月）、WILLIAM J.HURD著、IEEE発行、146頁〜152頁
【技術分類】
４−１ Exhaustive／Pseudo Random TPG
【技術の名称】
４−１−８ ＬＳＳＤにＷＲＰを適用するためのＳＲＬ回路の修正
【技術内容】
重み付けランダムテストパターン（ＷＲＰ）生成回路。
（１）回路構成
図１においてＬ１、Ｌ２は一般的なＬＳＳＤラッチ回路であり、シフトレジスタラッチ（ＳＲＬ）により構成される。Ｌ１にはＷとＴの入力端子が付加されている。Ｌ５とＬ６はＬ２と同一タイプのラッチ回路である。
（２）回路動作
端子Ｔ ＣＬＯＫ、Ｌ５ ＣＬＯＣＫ、Ｌ６ ＣＬＯＣＫがデイスエーブルの場合、ＳＲＬは通常動作となり、Ｄ端子に入力されるシステムデータはシステムクロックＣによりラッチされる。
重み付けランダムパターン生成は、Ｌ５、Ｌ６端子設定で制御される。
Ｌ５、Ｌ６の制御信号が「０」の場合、低密度モードとなり信号確率は「0.25」となる。
Ｌ５、Ｌ６の制御信号が「０」または「１」の場合、通常モードとなり信号確率は「0.5」となる。
Ｌ５、Ｌ６の制御信号が両方「１」の場合、高密度モードとなり信号確率は「0.75」となる。
【図】
図１ 重み付けテストパターン生成の構成方法（ＷＲＰ１ ＳＲＬ）
出典：「On Chip Weighted Random Patterns」、「Proceedings of the 5th Asian Test Symposium」、（1997年11月17日）、Jacob Savir著、IEEE発行、345頁 Figure ４： Implementation of the WRP1 SRL for the generation and application of weighted random patterns
Copyright (c) 1997 IEEE
【応用分野】
テストパターン生成
【出典／参考資料】
「On Chip Weighted Random Patterns」、「Proceedings of the 5th Asian Test Symposium」、（1997年11月17日）、Jacob Savir著、IEEE発行、343頁〜351頁
【技術分類】
４−１ Exhaustive／Pseudo Random TPG
【技術の名称】
４−１−９ 回路構成を変更可能なＬＦＳＲ
【技術内容】
回路構成を変更可能なＬＦＳＲの構成について。
（１）回路構成
ＬＦＳＲはクロック付きＤ型フリップフロップと排他的論理和で構成される。図１にあるように、Ｄ型フリップフロップの出力からＡＮＤ回路を経由して、排他的論理和にフィードバックで入力される。ＡＮＤ回路の他方の入力が構成設定入力となり、「０」または「１」に設定されることにより、フィードバックループ位置が決定される。
（２）回路動作
Ｄ型フリップフロップの出力からＡＮＤ回路を経由して、排他的論理和にフィードバックで入力される。ＡＮＤ回路の構成設定入力が「１」に設定されることによりフィードバックループ構成され、設定に応じたテストパターン生成回路となる。同様なＡＮＤ回路を用いて構成設定入力により、回路構成を変更可能なＭＩＳＲが構成される。
【図】
図１ 回路構成を変更可能なＬＦＳＲ
出典：「Exploiting BIST Approach for Two-Pattern Testing」、「Proceedings of the 7th Asian Test Symposium (ATS1998)」、（1998年12月２日）、Xiaowei Li、Paul Y.S. Cheung著、IEEE発行、425頁 Figure１． Configurable LFSR.
Copyright (c) 1998 IEEE
【応用分野】
ＬＦＳＲ、ＭＩＳＲ、ＢＩＬＢＯ
【出典／参考資料】
「Exploiting BIST Approach for Two-Pattern Testing」、「Proceedings of the 7th Asian Test Symposium (ATS1998)」、（1998年12月２日）、Xiaowei Li、Paul Y.S. Cheung著、IEEE発行、424頁〜429頁
【技術分類】
４−１ Exhaustive／Pseudo Random TPG
【技術の名称】
４−１−10 畳み込みＬＦＳＲ／ＳＲによるPseudo−Exhaustiveテストパターンの生成
【技術内容】
ＬＦＳＲ／ＸＯＲ方式もしくはＬＦＳＲ／ＳＲ方式により、回路特性に対応したテストパターン生成回路が擬似完全テスト方式として設計される。
（１）回路構成
図１にＬＦＳＲ／ＳＲ方式の線形帰還シフトレジスタ回路とシフトレジスタ(ＳＲ)回路との組み合わせにより構成を示す。その回路構成は図２の（ａ）および（ｂ）にそれぞれ示される。
（２）回路動作
ＬＦＳＲによるテストパターンの生成では、入力信号に相関関係のない出力端子に対して、他の入力信号を兼用することにより、テストパターン数を減ずることが可能である。
入力数ｎ、出力数ｍ、入出力相関係数ｋで規定される回路（ｎ，ｍ，ｋ）に対して、入力レジスタ数を０から（ｎ−１)とすると、ｗ（ｋ≦ｗ≦ｎ）が独立したテスト信号数として必要となる。これは、ＬＦＳＲ／ＸＯＲ方式、ＬＦＳＲ／ＳＲ方式ともにである。ＬＦＳＲ回路部分は基本的フィードバック多項式（primitive feedback polynomials）を生成し、独立したテスト信号を生成する。ＸＯＲ回路部分はＬＦＳＲによる生成テスト信号に対して要求されたlinear combinationを生成する。ＬＦＳＲ／ＳＲ方式ではＳＲ回路部分でlinear combinationを生成する。係数（６，５，３）回路の場合、６ビットレジスタで駆動されると仮定すると、３ステージＬＦＳＲが最低限必要とされる。図２（ａ）に示されるＬＦＳＲ／ＸＯＲ方式パターン発生器では、ｘ＋１、ｘ２＋ｘ、ｘ２＋ｘ＋１の多項式が生成される。
【図】
図１ 畳み込みＬＦＳＲ／ＳＲ方式
出典：「Novel Test Pattern Generators For Pseudo-Exhaustive Testing」、「Proceedings of International Test Conference 1993」、(1993年10月17日)、Rajagopalan Srinivasan、Sandeep K. Gupta、Melvin A.Breuer著、IEEE発行、1046頁 Figure ８: Convolved LFSR/SR
Copyright (c) 1993 IEEE
図２ 畳み込みＬＦＳＲ／ＳＲ方式（ａ）入力アサイメント（ｂ）テストパターン状態遷移
出典：「Novel Test Pattern Generators For Pseudo-Exhaustive Testing」、「Proceedings of International Test Conference 1993」、(1993年10月17日)、Rajagopalan Srinivasan、Sandeep K. Gupta、Melvin A.Breuer著、IEEE発行、1046頁 Figure ９: Convolved LFSR/SR (a) Residue assignment for inputs;(b)TPG stages.
Copyright (c) 1993 IEEE
【応用分野】
テストパターン発生器
【出典／参考資料】
「Novel Test Pattern Generators For Pseudo-Exhaustive Testing」、「Proceedings of International Test Conference 1993」、(1993年10月17日)、Rajagopalan Srinivasan、Sandeep K. Gupta、Melvin A.Breuer著、IEEE発行、1041〜1050頁