【技術分類】
６−４ ＰＬＡのテスト
【技術の名称】
６−４−１ 大規模ＰＬＡのセルフテスト
【技術内容】
ＰＬＡを４つの回路ブロックに分割し、決定論的なテストパターンの発生と圧縮を行うＢＩＬＢＯ（built-in logic block observer）を用いてＢＩＳＴを行う。
（１）回路構成
図１に大規模ＰＬＡをセルフテストする構成を示す。ＰＬＡはビット分割ネットワークと第１、第２のＮＯＲ−平面（それぞれＡＮＤ、ＯＲ平面）と出力インバータに分割され、３つのＢＩＬＢＯが設けられている。
（２）回路動作
テストは３ステップよりなる。まず、ＢＩＬＢＯ１によりテストパターンが生成され、その応答がＢＩＬＢＯ２で圧縮され、シグネチャが出力されて、ＡＮＤ平面がテストされる。次に、ＢＩＬＢＯ２がテストパターンを生成し、その応答がＢＩＬＢＯ３で圧縮されシグネチャが出力され、ＯＲ平面がテストされる。出力インバータとビット分割ネットワークは、ＢＩＬＢＯ３がテストパターンを発生し、その応答をＢＩＬＢＯ１で圧縮することでなされる。ＮＯＲ−平面の入力の縮退１故障と出力の縮退０故障は、入力すべてが０のテストパターンで検出できる。入力の縮退０故障は、その入力線だけが１で他は０のパターンで検出できる。出力の縮退１故障は入力の縮退０故障で支配されているので、ｋ入力のＮＯＲ-平面はｋ＋１のテストパターンで評価できる。入力線のショート、出力線のブリッジ、交点不良も同様である。
【図】
図１ セルフテストＰＬＡのアーキテクチャ
出典：「A Hardware Approach to Self-Testing of Large Programmable Logic Arrays」、「IEEE Transactions on Computers, VOL.C30.No.11」、(1981年11月)、Wilfried Daehn、Joachin Mucha著、IEEE発行、830頁 FIGURE３ Architecture of a self-testing PLA
Copyright (c) 1981 IEEE
【応用分野】
ＬＳＩテスト回路
【出典／参考資料】
「A Hardware Approach to Self-Testing of Large Programmable Logic Arrays」、「IEEE Transactions on Computers, VOL.C30.No.11」、(1981年11月)、Wilfried Daehn、Joachin Mucha著、IEEE発行、829頁〜833頁
【技術分類】
６−４ ＰＬＡのテスト
【技術の名称】
６−４−２ パリティカウンタを用いたテスト応答結果の圧縮
【技術内容】
通常のＰＬＡのテスト方法においては、被試験回路に入力テスト系列が印加されると、回路応答は系列ごとに１つ１つ前もって得られている正しい応答と比較される。パリティカウンタを用いることにより、回路の応答は圧縮され、所定の時刻にのみ期待値と比較することで良否判断が可能となる。
（１）回路構成
図１（ａ）に通常のテスト方法、（ｂ）にパリティカウンタを用いたテスト方法、（ｃ）にパリティカウンタの概念図を示す。
（２）回路動作
ＰＬＡではスタック故障、クロスポイント故障、短絡故障がテスト対象となる。テストシーケンスとパリティシーケンスは独立に行われ、テストシーケンスτｎ、ｍ＋２はシフトレジスタで容易に構成される。また、パリティシーケンスはシーケンス長が９ステップで比較応答データ量は非常に小さい。
【図】
図１ テスト方法（ａ）通常テスト（ｂ）パリティカウンタ方式（ｃ）パリティカウンタ
出典：「A New PLA Design for Universal Testability」、「IEEE TRANSACTIONS ON COMPUTERS, VOL. C-33, NO.８」、(1984年８月)、Hideo Fujiwara著、IEEE発行、748頁 Fig.４. Testing scheme. (a) Conventional testing scheme (b) Parity compression testing scheme (c) Parity counter
Copyright (c) 1984 IEEE
【応用分野】
ＬＳＩテスト回路
【出典／参考資料】
「A New PLA Design for Universal Testability」、「IEEE TRANSACTIONS ON COMPUTERS, VOL. C-33, NO.８」、(1984年８月)、Hideo Fujiwara著、IEEE発行、745頁〜750頁
【技術分類】
６−４ ＰＬＡのテスト
【技術の名称】
６−４−３ テスト容易なＰＬＡアーキテクチャ
【技術内容】
少ない付加回路を用い、通常動作に対する遅延を生じることなく、それでも高い故障検出率（すべての単一故障とほとんどの多重故障）が得られ、かつテスト容易なＰＬＡのアーキテクチャ。ただし、テストパターンと出力応答はＰＬＡの機能に依存するため、組み込みテストには不向きであり、またテストのためのピン数が増加している。
（１）回路構成
図１に本手法によるＰＬＡのアーキテクチャを示す。付加回路はすべての積項線と接続されている出力線Ｚ*とｒビットのシフトレジスタのみである。これまでのテスト容易化回路に較べ、入力ビット線を選択するための付加回路が無いのが特徴である。
（２）回路動作
シフトレジスタは、任意の積項線を選択（または非選択）するのに用いる。テストは次の３ステップよりなる。
第１ステップ：付加回路であるシフトレジスタのテストを行う。Ｓinからｒ個の０とｒ個の１を入力し、Ｓoutより読み出す。次に出力Ｚ*を１、０にセットするためにレジスタと入力を設定する。Ｚ*が０または１に縮退していれば、これらの入力条件により故障が検出できる。
第２ステップ：ＡＮＤ平面のテストとして、シフトレジスタにすべて１をセットし、すべての積項線が非選択となったかどうかを確認することにより、素子の存在がテストできる。
次に、積項線Ｐｉごと（ｉ＝1〜ｒ）に、Ｐｉを除く積項線を非選択とした状態（Ｓ（ｉ）で表わす）で、Ｐｉを選択する入力ベクトルＸ（ｉ）を印加する。このとき、Ｚ*が０であれば、故障が検出できる。次に、Ｓ（ｉ）をそのままにした状態で、入力変数の１つを変化する。もしその入力変数がＺ*に影響しないのであれば、Ｚ*が変化したことにより故障が検出できる。またＺ*に影響する変数であれば、変化しないことを観測することにより故障が検出できる。
第３ステップ：ＯＲ平面のテストとして、１度に１つの積項線を活性化し、ＰＬＡの出力パターンを読み取り、期待値と比較する。これは前のステップと同時に行っても良い。
以上により、ｎ入力数、ｒ積項線数のＰＬＡに対して、（ｎ＋２）・ｒ＋２のテストパターン数でテストができる。
【図】
図１ 容易にテスト可能なＰＬＡのアーキテクチャ
出典：「A Testable PLA Design with Low Overhead and High Fault Coverage」、「IEEE TRANSACTIONS ON COMPUTERS, VOL.C-33,NO.８」、(1984年８月)、Javad Khakbaz著、IEEE発行、744頁 FIGURE２ The easily testable PLA architecture
Copyright (c) 1984 IEEE
【応用分野】
ＬＳＩテスト回路
【出典／参考資料】
「A Testable PLA Design with Low Overhead and High Fault Coverage」、「IEEE TRANSACTIONS ON COMPUTERS, VOL.C-33,NO.８」、(1984年８月)、Javad Khakbaz著、IEEE発行、743頁〜745頁
【技術分類】
６−４ ＰＬＡのテスト
【技術の名称】
６−４−４ 多重故障に対する拡大（Augmented）ＰＬＡ方式
【技術内容】
完全に汎用化された（テスト結果がＰＬＡにインプリメントされている論理関数に依存しない）入力テストパターンを用い、かつ小さいオーバヘッド（排他的論理和ツリーの除去）で、多重故障を検出できるテスト方法である。しかし、多重故障を前提としたときには出力応答は実現機能に依存する。
（１）回路構成
図１に、入力数ｎ、積項数ｍ、出力数１のＰＬＡに対するテスト回路を示す。付加されているのは、入力デコーダとＡＮＤアレイ間に配置された２本の制御線とそのアレイ、シフトレジスタ、１本の積項線Ｐm+1、１本の出力線Ｚである。ここで、積項線Ｐm+1はすべての入力線との交点に素子を有し、出力線Ｚはすべての積項線との交点に素子を有している。
（２）回路動作
制御線Ｃ１、Ｃ２はそれぞれ１のときに入力線Ｑ2i-1、Ｑ2iを不活性化する。シフトレジスタは選択する積項線を０に、他を１に設定することにより任意の積項線を選択できる。制御線により任意の入力線の選択ができる。Ｑ2iを選択するには、入力Ｘiを１に、他の入力を０に設定し、Ｃ１を１にＣ２を０とすれば良い。追加の積項線は、デコーダ、制御アレイ部の縮退、交点、短絡故障の検出と、ＡＮＤアレイの各行の縮退、短絡故障を検出するのに用いられる。考察している多重故障は、次のような故障が同時に生じる場合である。
１．各線Ｘ、Ｃ、Ｑ、Ｐ、Ｆ、Ｚ、およびＳの縮退故障
２.制御アレイ、ＡＮＤアレイ、ＯＲアレイの交点故障
３.各線の近接ブリッジ故障
表１のテストパターンＴn,m+1を印加することにより、テスト系列２ｎｍ＋２ｎ＋ｍ＋３で、上記１.から３.の任意の組み合わせに対して故障の検出が可能である。
【図】
図１ 多重故障のための拡大ＰＬＡ
出典：「A New PLA for Universal Testability 」、「IEEE Transactions on Computers, VOL. C-33,No.８」、(1984年８月)、Hideo Fujiwara著、IEEE発行、747頁 FIGURE１ Augmented PLA for multiple faults
Copyright (c) 1984 IEEE
表１ 万能テスト集合Ｔn,m+1
出典：「A New PLA for Universal Testability 」、「IEEE Transactions on Computers, VOL. C-33,No.８」、(1984年８月)、Hideo Fujiwara著、IEEE発行、747頁 TABLE１ UNIVERSAL TEST SET Tn,m+1
Copyright (c) 1984 IEEE
【応用分野】
ＬＳＩテスト回路
【出典／参考資料】
「A New PLA for Universal Testability 」、「IEEE Transactions on Computers, VOL. C-33,No.８」、(1984年８月)、Hideo Fujiwara著、IEEE発行、745頁〜750頁
【技術分類】
６−４ ＰＬＡのテスト
【技術の名称】
６−４−５ 付加回路の少ないＰＬＡのテスト容易化
【技術内容】
積項線の制御性を上げるためにシフトレジスタを付加する方法では、ＰＬＡの高密度設計に反し面積オーバヘッドが大きくなり過ぎる欠点がある。ここでは、追加入力線を付加し、交点の素子の有無を適切に設定することで、容易に故障検出可能なテストパターンが作成できる方法を提案している。
（１）回路構成
図１に本手法を説明する一例として、簡単なＰＬＡをTestableＰＬＡに変形した図を示す。上段が元々のＰＬＡを、下段に２本の追加入力線を付加したTestableＰＬＡを示す。下図の右側に各積項線をテストするための主テストパターンを示す。
（２）回路動作
本手法が検出しようとする故障は、任意個数の縮退故障と任意個数の交点故障である。まず、元々のＰＬＡの特性行列Ｃを作成する。積項線数ｐ、入力線数ｎのＰＬＡに対し、行列成分Ｃ（i,j）を、ｉ番目の積項線とｊ番目の入力の真ビット線との交点に素子が存在するときは１、補ビット線に素子が存在するときは０、真ビット線にも補ビット線にも素子が存在しないときはＸ（Don’t care）として、行列Ｃを作成する。各積項線をテストするための主テストパターンはTestableＰＬＡの特性行列Ｃの０と１を入れ換えた系列である。例えば、図における第３行目の積項線の主テストパターンは（００１１０）であり、次にこのパターンの各ビットを１つだけ変えた５つのテストパターンを補助テストパターンと呼び、１つの積項線の故障の有無はこれら６つのテストパターンを入力線に印加し、その結果を判定することで故障の有無が判定できる。
【図】
図１ TestableＰＬＡの形成
出典：「Lower Overhead Design for Testability of Programmable Logic Arrays」、「IEEE Transactions on Computers, VOL.C-35,No.４ April」、(1986年４月)、Saied Bozorgui-Nesbat、Edward J.McCluskey著、IEEE発行、381頁 FIGURE３ Testable PLA generated from PLA of Fig.1
Copyright (c) 1986 IEEE
【応用分野】
ＬＳＩテスト回路
【出典／参考資料】
「Lower Overhead Design for Testability of Programmable Logic Arrays」、「IEEE Transactions on Computers, VOL.C-35,No.４ April」、(1986年４月)、Saied Bozorgui-Nesbat、Edward J.McCluskey著、IEEE発行、379頁〜383頁
【技術分類】
６−４ ＰＬＡのテスト
【技術の名称】
６−４−６ 自律テスト方式
【技術内容】
出力信号を入力側に帰還させる手段を有する回路を自律回路という。外部からテストパターンを加えることなくクロック信号のもとで自律テストを実行することができる。
（１）回路構成
図１に、入力数ｎ、積項線数ｍ、出力数１の自律テスト可能なＰＬＡのブロック図を示す。同図で、入力回路、積項線セレクタ、フラグ回路、ＡＮＤパリティ回路、ＯＲパリティ回路、フィードバック値発生器がテストのため付加されており、またＡＮＤ、ＯＲアレイの右側に４本の積項線Ｗm+1からＷm+4が、ＯＲアレイの最下部に２本の出力線Ｏl+1、Ｏl+2が追加されている。ここで、Ｗm+1はＡＮＤパリティ積項線で、ＡＮＤアレイの各入力線の交点の接続数が奇数となるように接続され、ＯＲアレイとはＯl+1との交点でのみ接続を有する。Ｗm+2、Ｗm+3はＡＮＤアレイでは接続されず、ＯＲアレイではＯl+2を除くすべての出力線と接続されている。Ｗm+4はすべての入出力線と接続されている。Ｏl+1はＯＲパリティ出力線で、ＯＲアレイ内の積項線Ｗ1からＷmの接続数が奇数となるように接続され、Ｗm+1からＷm+4とはすべての交点で接続されている。各パリティ回路は、排他的論理和ツリーで構成され、各々積項線Ｗ1からＷm+2、出力線Ｏ1からＯl+2のパリティを計算し、出力としてＺ１、Ｚ２を出力する。入力回路はｎビット長のシフトレジスタで、テストパターンを供給する。積項線セレクタは（ｍ＋４）ビット長のシフトレジスタで、積項線を活性化する。
（２）回路動作
制御信号によりテストモードに入ると、テストパターンの初期値が入力回路と積項線セレクタにセットされ、クロック信号に同期してテストが行われる。積項線、出力線は各パリティ回路で圧縮され、その出力Ｚ１、Ｚ２とＷm+3、Ｗm+4とがフィードバック値発生器に入力され、これらの論理式で表わされるＹを出力し、積項線セレクタに入力する。全回路に故障が無い場合、次のテストパターンが入力Ｙにより積項線セレクタ内で生成され、同時に入力回路に１が印加され、次のテストが行われる。一連のテストの中で、故障が存在する場合は、その結果出力Ｙ、テストパターンが正常値から外れることとなり、これが圧縮されフラグ回路に入力され、最終的に故障の有無が判定される。本手法ではテストパターンの系列は（ｎ＋ｍ＋８）必要である。
【図】
図１ テスト方法
出典：「AUTONOMOUSLY TESTABLE PROGRAMABLE LOGIC ARRAYS」、「Proc.FTCS-11」、（1981年）、Shuzo YAJIMA、Takashi ARAMAKI著、IEEE発行、41頁 FIGURE１ A block diagram of the ATPLAT
Copyright (c) 1981 IEEE
【応用分野】
ＬＳＩテスト回路
【出典／参考資料】
「AUTONOMOUSLY TESTABLE PROGRAMABLE LOGIC ARRAYS」、「Proc.FTCS-11」、（1981年）、Shuzo YAJIMA、Takashi ARAMAKI著、IEEE発行、41頁〜43頁
【技術分類】
６−４ ＰＬＡのテスト
【技術の名称】
６−４−７ ＰＬＡのＢＩＳＴスキーム
【技術内容】
簡単な決定論的テストパターン発生器と、特性多項式ＸQ＋１を持つ単純なＭＩＳＲを用いたＢＩＳＴ。
（１）回路構成
図１にＢＩＳＴの構成を示す。太線で示された１入力（ビット線と反転ビット線）、１または２本の積項線、１出力線、２つのＮＯＲゲートＥ１とＥ２、積項線セレクタＰＳ、付加入力デコーダＡＤ、ＭＩＳＲが付加されている。付加入力線のビット線には、ＡＮＤアレイの各積項線の素子数が奇数となるように素子が配置され、反転ビット線には素子は配置しない。第１の付加積項線には、ＡＮＤアレイの各ビット線の素子数が奇数、ＯＲアレイの各出力線の素子数が奇数となるように素子を配置する。全積項線数が奇数となるよう、元々奇数の場合は第２の付加積項線を加える。付加出力線には、ＯＲアレイの各積項線の素子数が奇数となるように素子を配置する。また、近接ビット線間、積項線間のショートを検出するため、２つのＮＯＲゲートＥ１とＥ２が付加され、Ｅ１は全ビット線上に、Ｅ２は１つおきの積項線上に素子を持つ。
（２）回路動作
制御信号Ｃ１＝Ｃ２＝０のときが通常動作モードであり、付加入力線は０にセットされ、付加積項線は積項線セレクタによりプルダウンされ、通常動作に影響しない。Ｃ１＝Ｃ２＝１のときがテストモードであり、ＡＤとＰＳはテストパターン発生器として、ＭＩＳＲは並列シグネチャ解析器として機能する。テストが完了すると、Ｃ１＝１、Ｃ２＝０にセットされ、ＭＩＳＲはシフトレジスタとして機能し、テスト結果を出力する。これはさらにパリティカウンタにより１ビットに圧縮される。ＶＬＳＩでは通常フィードバックパスを持つＰＬＡが用いられるので、ＰＬＡの出力はデータパスロジックに供給されている。ＭＩＳＲはデータパスロジックのテストを容易化するスキャンパスの一部としても機能する。これが、パリティチェッカーの代わりにＭＩＳＲを用いる理由の１つである。
【図】
図１ セルオートマトン回路のレジスタ・トランスフォーム化
出典：「An Effective BIST Design for PLA」、「Proceedings of the ４th Asian Test Symposium(ATS1995)」、(1995年11月23日)、Jing-Yang Jou著、IEEE発行、300頁 FIGURE１ The Proposed BIST Scheme
Copyright (c) 1995 IEEE
【応用分野】
ＬＳＩテスト回路
【出典／参考資料】
「An Effective BIST Design for PLA」、「Proceedings of the ４th Asian Test Symposium(ATS1995)」、(1995年11月23日)、Jing-Yang Jou著、IEEE発行、298頁〜302頁