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特許庁総務部企画調査課技術動向班 電話：03-3581-1101 内線2155 FAX：03-3580-5741 E-mail:PA0930@jpo.go.jp |
| はじめに | ||
| ｢標準技術集作成調査研究委員会｣名簿 | ||
| 本技術集の構成 | ||
| 利用上の留意事項 | ||
| 収集技術範囲と技術のバックグランド | ||
| 調査対象技術の樹形図 | ||
| １ | スキャンテスト | |
| １ | −１ | スキャン回路要素 |
| １ | −２ | スキャンデザイン |
| １ | −３ | パーシャルスキャン |
| １ | −４ | スキャンテストのための回路修正 |
| １ | −５ | スキャン回路を用いたDelay Test |
| １ | −６ | 拡張されたスキャンデザイン |
| ２ | バウンダリ・スキャン | |
| ２ | −１ | 基本回路 |
| ２ | −２ | 改良されたＢＳセルと要素回路 |
| ２ | −３ | バウンダリ・スキャン応用 |
| ３ | コアテスト | |
| ３ | −１ | スキャンによるシステムＬＳＩのテスト |
| ３ | −２ | テストバスによるシステムＬＳＩのテスト |
| ３ | −３ | マルチプレクサ分割によるシステムＬＳＩのテスト |
| ３ | −４ | Wrapperによるコアへのテストアクセス |
| ３ | −５ | Wrapper以外の方法によるコアへのテストアクセス |
| ４ | Logiｃ ＢＩＳＴ | |
| ４ | −１ | Exhaustive/Pseudo Random TPG |
| ４ | −２ | Cellular AutomataによるTPG |
| ４ | −３ | Mixed Mode Test Pattern およびPseudo Random Pattern |
| ４ | −４ | ＬＦＳＲ以外の回路要素を用いたＴＰＧ |
| ４ | −５ | アウトプットレスポンスアナライザ（ＯＲＡ） |
| ４ | −６ | ＢＩＳＴ回路の構成 |
| ４ | −７ | パラレルスキャンＢＩＳＴ |
| ４ | −８ | Ciｒcular BIST |
| ４ | −９ | BISTのための回路補正 |
| ４ | −10 | BISTによるDelay Test |
| ４ | −11 | Concurrent Testing |
| ４ | −12 | Low Power BIST Design |
| ４ | −13 | Built-Out Self Test |
| ５ | Memory BIST | |
| ５ | −１ | メモリＢＩＳＴ一般 |
| ５ | −２ | ＤＲＡＭ用ＢＩＳＴ |
| ５ | −３ | ＳＲＡＭ用ＢＩＳＴ |
| ５ | −４ | その他のメモリ用ＢＩＳＴ |
| ６ | 特定LSI・回路 | |
| ６ | −１ | ＰＬＤのテストのためのＢＩＳＴ |
| ６ | −２ | データパス回路のためのＢＩＳＴ |
| ６ | −３ | プロッセサのテスト |
| ６ | −４ | ＰＬＡのテスト |
| LSIのテストのためのLSI内部回路関連の略語一覧 | ||
| ［更新日 2002.6.28］ |
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